JPS6311697B2 - - Google Patents

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JPS6311697B2
JPS6311697B2 JP53106363A JP10636378A JPS6311697B2 JP S6311697 B2 JPS6311697 B2 JP S6311697B2 JP 53106363 A JP53106363 A JP 53106363A JP 10636378 A JP10636378 A JP 10636378A JP S6311697 B2 JPS6311697 B2 JP S6311697B2
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JP
Japan
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macroinstruction
register
microinstruction
operand
processing unit
Prior art date
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JP53106363A
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English (en)
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JPS5496335A (en
Inventor
Sutefuen Tojaden Garorudo
Reimondo Boogaason Baarii
Reroi Hanson Maarin
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YUNISHISU CORP
Original Assignee
YUNISHISU CORP
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Publication date
Application filed by YUNISHISU CORP filed Critical YUNISHISU CORP
Publication of JPS5496335A publication Critical patent/JPS5496335A/ja
Publication of JPS6311697B2 publication Critical patent/JPS6311697B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification

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  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Complex Calculations (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】
〔要約〕 開示されたコンピユータはそのコンピユータの
レパートリーのマクロ命令が制御蓄積メモリの中
に記憶されたマイクロ命令ルーチンによつて実行
される構成を用いている。このコンピユータは特
定のマクロ命令に代つてマイクロルーチンのマイ
クロ命令を同時に行うように一緒に動作する複数
の局部処理装置を用いる。局部処理装置はマイク
ロプロセツサLSI集積回路を用いて構成される。 本発明はマイクロプログラム式デイジタルコン
ピユータに関するものであり、特にその基本構成
に関するものである。 今日コンピユータの構成は主にランダム論理を
用いてすなわち各種の必要な機能を行う特定の論
理回路を与えて設計される。コンピユータの設計
への別のアプローチはコンピユータのレパートリ
ーのマクロ命令がコンピユータのマイクロ制御メ
モリに記憶されたマイクロ命令ルーチンを用いて
行われるマイクロプログラミングのアプローチで
ある。一般にほかのすべてが等しければランダム
論理アプローチはマイクロプログラムされた設計
よりかなり速いコンピユータを提供するが、マイ
クロプログラムによるアプローチはランダム論理
を用いて設計されたコンピユータより小さくてよ
り安価なコンピユータを与える傾向がある。一般
的に言つて、これは、マイクロプログラミングを
用いて設計されたコンピユータはランダム論理で
設計されたものよりハードウエアが少なくてすむ
からである。さらにマイクロプログラムによる構
成は、一般に小規模集積化（SSI）と中規模集積
化（MSI）が用いられるランダム論理コンピユー
タより一般に大規模集積回路（LSI）の使用によ
り多く向いている。所定の機能性に対して、LSI
回路は、それに対応するSSI及びMSIより小さく
安価である傾向をもつている。 マイクロプログラムによるコンピユータは、マ
イクロプログラムによる装置の命令セツトをコン
ピユータのレパートリのマクロ命令を行うのに用
いられる蓄積マイクロルーチンを変更することに
よつて都合よく改造できることにおいてランダム
論理を用いて設計したコンピユータより融通性が
多い傾向がある。マイクロプログラミングはま
た、従来技術において現在のコンピユータをエミ
ユレートするために用いられてきた。一般に同様
の構成技術の場合、マイクロプログラムによるエ
ミユレータエミユレートされた装置より速度が著
しく遅い。 上述の考えとは別に、マイクロプロセツサのチ
ツプとスライスが携帯用計算機及び小規模特殊目
的コンピユータのような低速度小容量計算装置を
実現するのに広く用いられるようになつている。
マイクロプロセツサのチツプとスライスは、比較
的低価格の割に単一チツプの上にかなりの量の計
算と論理の機能要素を設けることができる。これ
まで、マイクロプロセツサは、一般に比較的長い
データと命令語（一般に32ビツト以上）を持つて
いるメインフレーム形の大規模高速度コンピユー
タを実現するのに用いられなかつたが、それは、
メインフレームコンピユータ環境においてチツプ
の機能要素を利用することに関してマイクロプロ
セツサのチツプの入力と出力及びそれらの相互接
続に関連する問題があることが主な理由であつ
た。 詳しくいえば、水平マイクロプログラミングを
用いるマイクロプログラムによるコンピユータが
従来技術において考えられていた。そのようなコ
ンピユータにおいては、ALUは、加算器、ゲー
ト、レジスタ等のような必要な基本的個別コンピ
ユータ資源に合つているランダム論理を用いて構
成される。そのようなコンピユータ資源の各々は
一般に水平マイクロ制御語の単一ビツトによつて
制御される。 水平マイクロプログラムによるコンピユータの
ランダム論理ALUによつて与えられるのと同じ
機能性が現在のマイクロプロセツサのチツプとス
ライスを用いて得ることができるけれども、その
チツプの個別資源の中へのアクセスは、市販のマ
イクロプロセツサ構成部品が一般にチツプの種々
の機能を順次に実行するように設計されているの
で、そのような構成部品を用いて得られない。従
つて上述のように、LSIマイクロプロセツサのチ
ツプとスライスは、これまでメインフレーム・コ
ンピユータの設計にうまく利用されなかつた。 本発明の目的は、従来の装置に比べて小さくか
つ安価にした高速度大容量大規模コンピユータを
もたらすマイクロプログラミングを用いるコンピ
ユータ構成を提供することである。 本発明の別の目的は、好ましくはそのコンピユ
ータを実現するのにLSIマイクロプロセツサ形構
成部品を用いることである。 本発明の別の目的は従来の装置に比べて価格有
効性と性能をかなり引上げたLSIインプレメンテ
ーシヨンを用いるメインフレームコンピユータの
設計を提供することである。 本発明のさらに別の目的はエミユレートされる
装置に対してかなり優れた価格有効性と性能をも
つているメインフレーム直列コンピユータのマイ
クロプログラムによるエミユレータをLSI構成を
用いて提供することである。 本発明の上述の目的並びに他の目的は、それぞ
れ複数のマイクロ操作から成るマクロ命令セツト
を有するマイクロプログラム式コンピユータによ
つて達成される。このコンピユータは、マクロ命
令を構成するマイクロ操作の作業を行うマイクロ
ルーチンを形成するマイクロ命令語を記憶する制
御記憶装置を含む。各マイクロ命令語は、複数の
制御フイールドを含み、各フイールドは、複数の
マイクロ操作を制御できる。このコンピユータ
は、１つ１つが複数のマイクロ操作を実行できる
複数の処理装置を備えている。この処理装置は実
行されるべきマクロ命令に代るマイクロ命令のそ
れぞれの制御フイールドの制御を受けてそれぞれ
の複数のマイクロ操作を同時に実行する。この処
理装置は、LSIマイクロプロセツサ素子を用いて
実現されるのが好ましい。本発明のコンピユータ
は、従つて、単一マクロ命令ストリームの遂行中
に複数のマイクロ命令ストリームを一緒にしかも
同時に実行するものとして考えることができる。 前述のように、本発明は、大規模メインフレー
ム処理装置の製作に特に適する基本的に新しいコ
ンピユータ構成を提供する。本発明は例えば現在
のコンピユータでまだ用いられていない命令の組
合せをもつた新しいメインフレームコンピユータ
の設計に用いることができるし、または本発明を
現在市販のコンピユータをエミユレートするのに
用いることができる。両方の場合に本コンピユー
タに与えられた利点は、一般的には上に検討され
ており、さらにこのあと明かにされるであろう。
説明のために本発明は、特にスペリ・ユニバツク
（SPERRY UNIVAC）1108コンピユータのエミ
ユレーシヨンに適用したものとして特に説明す
る。スペリ・ユニバツク1108コンピユータの構
造、特性及び動作は周知であつて、資料がよく整
つており、ここでは簡単のためにわざわざ説明は
しない。スペリ・ランド・コーポレーシヨンのユ
ニバツク部から入手できるそのコンピユータを詳
細に説明している多数のマニユアルを参照するこ
とができる。 スペリ・ユニバツク1108は、36ビツトの命令語
及びデータまたはオペランド語を用いている。命
令語フオーマツトは第１図に示されており、そこ
で ｆ＝機能または操作符号 ｊ＝ オペランド修飾、部分制御レジスタ・ア
ドレス、または小機能の符号 ａ＝ Ａ，Ｘ、またはＲレジスタ；チヤネル、
飛越キー、ストツプキー、またはモジユール番
号小機能符号；部分制御レジスタ・アドレス ｘ＝インデツクス・レジスタ ｈ＝ インデツクス・レジスタ・インクリメン
テーシヨン ｉ＝間接アドレス指定 ｕ＝ オペランド・アドレスまたはオペラン
ド・ベース 用いる名称と述語は、ここではスペリ・ユニバ
ツク110ｇにあるのと同じ意味をもつている。 第２図を参照すると、本発明の構成を実現する
コンピユータの図解ブロツク線図が示されてい
る。第２図はコンピユータを構成する主な構成要
素だけが書かれている簡易ブロツク線図である。
このコンピユータは中央処理装置（CPU）１０
と１１に書かれている主メモリから成つている。
1108と同じに主メモリ１１は、２つのメモリバン
ク、すなわちＩバンクとＤバンク（図には特には
書いてない）、から成つている。一般にＩバンク
は、マクロ命令語を記憶して供給し、Ｄバンクは
オペランド語を供給する。一般的には命令語とオ
ペランド語は、データの流れを記述するためのデ
ータと考えられる。上述のように命令語は、第１
図に書かれたフオーマツトをもつている。 CPU１０は、マクロ命令を取出すための主メ
モリ１１をアドレス指定する命令アドレス・レジ
スタ（IAR）１２を含んでいる。CPU１０は、
さらに命令アドレス・レジスタ１２に挿入された
アドレスに従つて取出されたマクロ命令を受ける
マクロ命令レジスタ（MIR）１３を含んでいる。
上に説明したように、レジスタ１３に挿入された
マクロ命令語は、第１図に関して前述したフオー
マツトをもつている。マクロ命令は、主にＩメモ
リ・バンクから取出されるが、またレジスタ１３
に入るデータ流れ線と矢印によつて示されたよう
にＤバンクからも供給できる。 CPU１０はまた、オペランドを記憶し、オペ
ランドを取出すべき主メモリ１１の中のアドレス
を保持して提供するオペランド・アドレス・レジ
スタ（OAR）１４を含んでいる。CPU１０は、
さらにオペランド・アドレス・レジスタ１４によ
つて与えられたアドレスにおいて主メモリ１１の
中に蓄積するためにオペランドを保持して供給す
るメモリ・データ・レジスタ書込み（MDRW）
１５を含む。レジスタ１５から主メモリ１１への
データ流れ線と矢印によつて示されているよう
に、関連のメモリ・アドレスに従つてオペランド
をメモリ・バンクＤまたはメモリ・バンクＩのど
ちらにも蓄積することができる。CPU１０はさ
らにオペランド・アドレス・レジスタ１４におい
て定められた主メモリ１１内のアドレスから読出
されたオペランドを蓄積するために用いられるメ
モリ・データ・レジスタ読出し（MDRR）１６
を含んでいる。 CPUは、さらにそれぞれＡ及びＢ入力ポート
ならびにＤ出力ポートを備える局部処理装置１
７，１８及び１９を含んでいる。処理装置１７，
１８及び１９は、それぞれ内蔵累算器（あとで説
明する）を含み、Ａ及びＢ入力ポートの上の値と
累算器に蓄積された値の２項２進算術論理機能の
レパートリを行う。計算の結果は以下に説明する
ようにＤ出力ポートに選択的に与えられる。処理
装置１７，１８及び１９は、それぞれ説明書き
（２×20または36）によつて示されているように、
２つの20―ビツト処理装置または１つの36ビツト
処理装置として動作するように選択的に構成でき
る。処理装置が２×20モードであるとき、アドレ
ス計算がユニバツク1108に用いられた18―ビツ
ト・アドレスについて都合よく実行される。処理
装置が36―ビツト・モードで構成されていると
き、それらは主に1108コンピユータで用いられる
36―ビツト・オペランドでの計算に主に用いられ
る。 局部処理装置１７，１８及び１９のそれぞれへ
のＢ入力ポートは、Ｂ母線２２からデータを受
け、処理装置のＤ出力ポートは、それらの値をＤ
母線２３に供給する。Ｂ母線２２とＤ母線２３と
は、それぞれ40ビツトの巾であり、Ｂ母線は、処
理装置１７，１８及び１９のＢ入力ポートに並列
に40ビツトを与え、Ｄ出力ポートは、Ｄ母線に並
列に40ビツトを与える。処理装置１７，１８及び
１９の各々のそれぞれの40ビツトは、Ｄ母線の40
のそれぞれのビツトに通常の布線OR方式で接続
される。従つて処理装置１７，１８及び１９から
のＤ出力ポートの値は、Ｄ母線が接続されている
CPU１０の種々の部分に連絡するために個々に
Ｄ母線２３の上に置かれる。ここに開示した実施
例では用いられないが、各局部処理装置のＤポー
トから同時に与えられた値を別の計算・論理・制
御能力を与えるようにＤ母線において組合せるこ
とができる。 局部処理装置１７，１８及び１９は、それぞれ
関連の局部メモリ２４，２５及び２６をもつてお
り、それらの局部メモリは、関連の局部処理装置
に、関心のある値を蓄積して供給する。局部メモ
リ２４，２５及び２６は、関連の処理装置からの
値に対する１次記憶装置として用いることがで
き、また処理装置によつて必要とされる定数を蓄
積するために用いることができる。例えばメモ
リ・アドレス計算において局部メモリ２４は、
1108のアドレス指定定数BI，LI及びUIを含み、
一方局部メモリ２５は、あとで説明する主メモ
リ・アドレス指定とアドレス限界検査に用いられ
る定数BD、LLD、及びULDを含む。局部メモリ２
４，２５及び２６は、それぞれ複数の40―ビツト
語（例えば本実施例においては64語）を含む。局
部メモリ２４，２５及び２６は、データをそれに
書込むためにＤ母線２３から受取り、局部メモリ
のそれぞれは、それから読出される40―ビツト・
データを関連の局部処理装置の40―ビツトＡ入力
ポートに与える。局部メモリ２４，２５及び２６
の読書き制御は、以下に詳細に説明する。 CPU１０は、第４の局部処理装置２７と関連
の局部メモリ２８を含んでいる。局部処理装置１
７，１８及び１９は、制御できる方式で２×20―
ビツト・モードまたは36―ビツト・モードのいず
れかで用いられるが、処理装置２７は固定の20―
ビツト巾構成をもつている。従つて局部メモリ２
８は、20―ビツト巾で、本実施例においては16語
をもつている。処理装置２７は、Ａ及びＢ入力ポ
ートならびにＤ出力ポートを備え、局部メモリ２
８の20―ビツト出力が処理装置２７のＡポートに
データを与えるように接続されている。局部処理
装置２７は、B4と書かれた専用入力母線２９な
らびにD4と書かれた専用出力母線３０をもつて
いる。母線２９と３０は、それぞれ20―ビツト巾
で、母線２９は、処理装置２７のＢポートに並列
な20―ビツト入力を与え、母線３０は、そのＤポ
ートから並列な20―ビツト出力を受取る。D4母
線３０は、局部メモリ２８に処理装置２７によつ
て利用されるデータを書込む局部メモリへの入力
を与える。B4母線２９は入力として命令アドレ
ス・レジスタ１２からの出力を受取るとともに、
第１図に関して前述したマクロ命令レジスタ１３
からのフイールド情報を受けるようにさらに結合
されている。D4母線３０は、命令アドレス・レ
ジスタ１２へ入力として加えられる出力を有する
プログラム計数器３１に入力を与える。プログラ
ム計数器３１、命令アドレス・レジスタ１２及び
マクロ命令レジスタ１３に関連した局部メモリ２
８を有する局部処理装置２７は、主にCPU１０
において用いられ、CPU１０によつて実行され
ているプログラムを含む主メモリ１１からのマク
ロ命令の取出しを制御するのに必要なアドレス計
算を行う。局部処理装置２７はこれとあとで詳細
に説明する他の機能を行う。 局部処理装置１７，１８及び１９において実行
される計算に従つて命令及びオペランド・アドレ
スは、Ｄ母線２３を経て命令アドレスレジスタ１
２とオペランド・アドレス・レジスタ１４とにそ
れぞれ与えられる。オペランドは、またＤ母線２
３を経て主メモリ１１の中へ蓄積するためメモ
リ・データ・レジスタ１５に与えられる。 CPU１０は、1108において用いられたものと
同様な方法でインデツクス・レジスタとオペラン
ド・レジスタのセツトを含む汎用レジスタ・スタ
ツク（GRS）３２を含む。汎用レジスタ・スタ
ツク３２は、データをＤ母線２３から受取つてそ
の中に蓄積する。汎用レジスタ・スタツク３２を
含むレジスタは、とりわけインデツクス付きアド
レス指定に用いられる。スタツク３２の特定のレ
ジスタは、レジスタ・アドレス・レジスタ
（RAR）３３を用いてアドレス指定される。アド
レス情報は、レジスタ・アドレス・レジスタ３３
にＤ母線２３及びD4母線３０から挿入される。
汎用レジスタ・スタツク３２は、またマクロ命令
レジスタ１３からのＸフイールドによつてアドレ
ス指定される。 データは、入力マルチプレクサ３４と高速度デ
ータ・シフタ３５を介してＢ母線２２へ加えられ
る。マルチプレクサ３４への入力は、Ｄ母線２
３、D4母線３０、汎用レジスタ・スタツク３２、
メモリ・データ・レジスタ１６及びマクロ命令レ
ジスタ１３からのＵフイールドとから与えられ
る。マルチプレクサ３４は、あとで説明するよう
にＢ母線へ転送するのにデータを選択的に桁送り
するシフタ３５に加えられる入力を選択する。 CPU１０は、さらに1108のマクロ命令をエミ
ユレートするのに用いられるマイクロ・コード・
ルーチンを蓄積するために制御ストア３６を含
む。以下に説明するマイクロ命令語は、アドレス
指定されて制御ストア・レジスタ３７に転送さ
れ、制御ストア・レジスタ３７からマイクロ命令
語の種々のフイールドがCPU１０の動作を制御
するCPU１０の構成要素にルート割当てされる。
局部処理装置１７，１８，１９及び２７は、それ
ぞれ制御ストア３６の中の独特のフイールドによ
つて制御される。これらのフイールドは、それに
よつて実行される算術論理機能、例えば（加算、
論理ORなど）を制御するだけでなく、オペラン
ドを現在Ｂ母線２２上にある値か、関連の局部メ
モリ２４，２５もしくは２６または、局部処理装
置の中の内蔵累算器またはこれらオペランド源の
うちの２つの組合せからの語かどうかを制御す
る。制御ストアのフイールドは、また局部処理装
置の累算器の内容がＤ母線２３に送り出されるか
どうか及びＤ母線２３の上の値が選択された局部
メモリに書込まれるかどうかを制御する。局部メ
モリを読書きするアドレス源の１つは、制御スト
ア３６のフイールドによつて与えられる。 制御ストア３６はまた局部処理装置１７，１
８，１９及び２７の各々によつて用いられるフイ
ールドを与えて他のフイールドの条件付き使用法
を制御し、符号ビツト、ゼロ検出ビツト、他の標
識ビツトなどのような選択された論理変数からな
る計算された論理関数の値を示す「標識ビツト」
を条件付きで設定する。CPU１０の条件付き制
御の詳細は以下に検討する。便宜のために、局部
処理装置１７，１８，１９及び２７の各々に独自
に与えられる制御ストア３６からのフイールドが
局部制御フイールドとして選ばれる。局部処理装
置１７，１８，１９及び２７の各々は、その局部
制御フイールドを与えるために制御ストア３６の
中に約50ビツトを必要とする。 局部制御フイールドのほかに制御ストア３６の
中に蓄積されたマイクロ命令語は、CPU１０の
全体の制御に用いられるフイールドを与える。便
宜上これらのフイールドをグローバル制御フイー
ルドという。グローバル制御フイールドは、取出
されるべき次のマイクロ命令のアドレスを与える
と同時に、次のアドレスの条件付き選択を制御す
るフイールドを与え、汎用レジスタスタツク３２
を読書きするアドレスを与え、Ｂ母線２２の上の
値の源を制御し、シフタ３５を制御し、計算され
た値の宛先きを制御し、あとで述べる判定論理を
制御するような機能を制御する。制御ストア３６
は、グローバル制御フイールドのために100ビツ
ト以上を必要とする。 このようにして制御ストア３６の１つの語は局
部処理装置１７，１８，１９及び２７の各々を制
御するために必要なフイールドを含み、さらにグ
ローバル制御フイールドを与える。局部処理装置
１７，１８，１９及び２７は、それぞれそれが他
の局部処理装置と同時にアクセスできる制御スト
ア３６からの独自の制御情報で制御され、グロー
バル制御フイールドがCPU１０に同時に与えら
れるので、局部処理装置１７，１８，１９及び２
７のそれぞれが他の局部処理装置及びCPU１０
のグローバル機能と同時にマイクロ操作を実行す
る。従つてCPU１０は多重マイクロ命令ストリ
ームを一緒にしかも互いに同時に実行する。この
あとで非常に詳細に説明されるはずのこの考え
は、CPU１０の新規な構成の真髄であり、その
構成では多重局部（「マイクロ」）プロセツサがマ
クロ命令レジスタ１３にある単一のマイクロ命令
のために同時に実行し、マクロ命令が単一の局部
（「マイクロ」）処理装置で実行される速度に比べ
て予期しない大きさで速度を著しく増加させる。
単一の局部処理装置では、１秒当り約200000マク
ロ命令の速度（0.2MIPS）が達成できCPU１０
の新規の構成では４つの局部処理装置１７，１
８，１９及び２７を用いて1.5MIPSまで達成でき
た。 制御ストア３６が局部処理装置１７，１８，１
９及び２７の各々に局部制御フイールドを与える
が、各局部処理装置を専用アドレス指定機構を有
する専用制御ストアによつて与えられる情報によ
つて制御しようと思えばできることがわかるであ
ろう。しかしこの構成ではCPU１０の機能遂行
を整合させるのは制御ストア３６を用いる本装置
におけるより達成が難しいことがある。制御スト
ア３６は、ランダム・アクセス・メモリ
（RAM）として実現されるのが好ましいが、代
りにプログラムできる固定記憶装置（PROM）
として実現されてもよい。 制御ストア３６は、マクロ命令レジスタ１３の
中に取出される1108のマクロ命令をエミユレイト
するためのマイクロ命令ルーチンをもつている。
有効なマイクロプログラミングを行うために、ク
ラスベースに分類された命令から成る1108の命令
レパートリが考えられる。用いられた各種クラス
ベースはフエツチ・シングル・オペランド・ダイ
レクト（Fetch Single Operand Direct）、フエ
ツチ・シングル・オペランド・インダイレクト
（Fetch Single Operand Indirect）、フエツ
チ・シングル・オペランド・イメデイエツト
（Fetch Single OPerand Immediate）、ジヤン
プ・グレイタ・アンド・デクレメント（Jump
Greater and Decrement）、無条件分岐、スト
ア、スキツプ及び条件付き分岐と桁送りである。 暫く第３図を参照すると、エミユレーシヨンに
用いられたマイクロソフトウエアの構造が示され
ている。実行されるマクロ命令に関係なく、制御
装置はすべてのルーチンに共通なマイクロ命令を
取出す。これは第３図の構造図の第１段目に示さ
れている。マクロ操作コード（レジスタ１３の中
に蓄積されたマクロ命令語のフイールドｆとｊ）
に従つて飛越しが第３図の構造図の２段目に示さ
れているクラス・ベース・マイクロルーチンの適
当なものに行われる。クラス・ベース・ルーチン
を実行したのち、飛越しがマクロ命令レジスタ１
３のマクロ操作コード・フイールドｆ及びｊによ
つて制御される特定のマクロ命令に対する特別の
マイクロルーチンに再び行われる。その特別の命
令ルーチンは、第３図のマイクロソフトウエア構
造図の３段目に示されている。第３図に示すよう
に、特定の命令ルーチンを実行したのち制御装置
は共通マイクロ命令の場所に戻る。同様に、共通
マイクロ命令を実行したのち、次のマクロ命令が
まだ取出されていなければ、そのルーチンは図示
のようにマクロ命令語が用意できるまで「共通」
のところへ廻つて戻る。 第２図に戻つて、CPU１０は、実行されるべ
きマクロ命令のマクロ操作コードに従つて制御ス
トア３６をアドレス指定するようにマルチプレク
サ３９を経て命令状態語を与え、PROMによつ
て実現される命令状態テーブル３８を含んでい
る。従つて命令状態テーブル３８は、マクロ命令
レジスタ１３のｆ及びｊ操作コード・フイールド
からアドレス指定されるとともに、前記マクロ操
作コード情報が制御ストア３６をアドレス指定す
るために直接マルチプレクサ３９にも加えられ
る。命令状態テーブル３８は256語の長さ及び10
ビツト幅であり、マクロ命令のクラス・ベースに
関する、アドレス情報をマルチプレクサ３９を経
て制御ストア３６に与える。命令状態テーブル３
８は、また汎用レジスタスタツフ３２を読書きす
るための適当なベース・アドレスを与える信号を
局部処理装置２７の局部メモリ２８に与える。制
御ストア３６は、現在のマイクロ命令によつて与
えられたアドレス・データに従つて取出されるべ
き次のマイクロ命令のアドレスを与える入力をマ
ルチプレクサ３９に与える。制御ストア３６に対
するアドレス指定のさらに詳細はこのあとで説明
する。 CPU１０は、またDP０〜DP１１で表わされ
た12個の判定点を与える判定論理回路４０を含ん
でいる。あとで説明するように、この判定論理回
路４０は、選択された変数の選択された論理関数
に従つて判定点の信号を与える。判定点の信号
DP０〜DP１１は、CPU１０全体に必要な判定
制御を与える。さらにCPU１０は、コンピータ
の各種構成要素に必要な制御信号を与える制御回
路４１を含んでいる。あとで説明するように、制
御回路４１は、あとで説明する主標識とパラメー
タラツチと共にデフアード動作制御テーブルを含
んでいる。 次に第４図を参照すると、制御ストア３６に蓄
積されたマイクロ命令語のフオーマツトが示され
ている。各マイクロ命令語はCPU１０の全体制
御のため図示のようなグローバル制御フイールド
をもつている。各フイールドのビツトの数は、そ
のフイールドの略成語の上に並べてある。さらに
マイクロ命令語は、またＰ１，Ｐ２及びＰ３と書
いてある３つの局部処理装置１７，１８及び１９
に対する３つの群の局部制御フイールドを含んで
いる。マイクロ命令語はまたＰ４と書かれた局部
処理装置２７を制御する１群の局部制御フイール
ドを含んでいる。制御ストア３６はあとで詳しく
述べるような方法で各種フイールドのビツトを
CPU１０の構成部品に接続する制御レジスタ３
７にマイクロ命令語を与える。 一般的にいつて制御ストアフイールドは、
CPU１０の構成要素を次のように制御する： JDS 飛越し判定セレクタ ― JDSフイール
ドは判定論理回路４０にある論理関数コンピユー
タ（LFC）を次のマイクロ命令アドレスを決め
る判定点０（DP0）に関連させる。 NAT，NAF 次のアドレス（真、誤り） ―
これらのフイールドは、次のマイクロ命令に対
して起り得るアドレスを含む。NATアドレスは
あとで説明する方法でベクトルによつて変更され
てもよいし、またグローバル制御フイールド
VDS0及びVDS1によつて変更されてもよい。判
定点０が真であればアドレスNATが選択され、
判定点０が誤りであればNAFが選択される。 XF インデツクス機能 ― XFフイールドは、
アドレスNATが判定点０によつて選択されると
き、ベクトルの飛越しを制御する。フイールド
XFと判定点０の出力との関係が次の表１に示さ
れている。 VDS0 ベクトル判定セレクタ０ ― VDS0フ
イールドは、判定ロジツク回路４０の中の論理関
数コンピユータと判定点１と関係させる。判定点
１はNATアドレスの最下位のビツト（20）でOR
処理をされる。 VDS1 ベクトル判定セレクタ１ ― VDS1フ
イールドは、判定論理回路４０の論理関数コンピ
ユータを判定点２と関連させる。判定点２は
NATアドレスの第２の最下位のビツト（21）で
OR処理される。
【表】 たもの
第２図に関して上に述べたように、クラスベー
スベクトルが実行されるべきマクロ命令によつて
決められるとともに、マクロ命令レジスタ１３の
中の操作コードフイールドｆ及びｊに応じて命令
状態テーブル３８によつて与えられる。そのベク
トルの値は、マクロ命令のクラスによつて異な
る。命令ベクトルは、マクロ命令レジスタ１３か
ら操作コード・フイールドｆ及びｊによつて直接
与えられる。命令ベクトルは、実行されるべき精
密な動作を示す。割込みベクトルは、割込み要求
を検出する図示してない回路によつて普通の方法
で与えられ、そのベクトルの値は、割込みの種類
によつて異なる。判定点１及び２は、XFフイー
ルドによつて制御されるベクトル分岐能力のほか
に任意の実飛越しにおいて４方向条件付きベクト
ル分岐能力を制御する。表１で述べたOR機能は
あとで説明する方法でマルチプレクサ３９の中で
行われる。 BR Ｂ母線入力選択 ― BRフイールドは、２
つの源のどちらがＢ母線入力マルチプレクサ３４
に選択データを与えるかを選択する。可能性ある
２つの源は、BRGというハードウエア２―ビツ
トレジスタまたはマイクロ命令フイールドBISで
ある。 BIS Ｂ入力選択 ― BISフイールドは、Ｂ母
線入力マルチプレクサ３４に対するデータ入力を
選択する。 SFT 桁送り制御源 ― SFTフイールドは、
シフタ３５を制御するためのデタの源を決定す
る。Ｂ母線２２に加えられるデータの源に関して
フイールドBR、BIS及びSFTの間の関係は次の
表２に従う。
【表】 ここでMDRRは、レジスタ１６を表わし、
GRSは、第２図の汎用レジスタスタツク３２を
表わす。SCR（桁送り制御レジスタ）は、シフタ
を制御するのに用いられる値を含むハードウエア
レジスタである。あとで説明するような方法で、
BRフイールドは、BRとBISの間の選択をしてＢ
母線入力選択を制御する。BRGは、あとで説明
するデフアード動作制御に関する信号である。
U*及びGRS*という量は、局部処理装置１７，１
８及び１９の２×20モードで行うアドレス計算演
算のためにマクロ命令レジスタ１３からのＵフイ
ールドデータとGRS３２からのデータを並べる
シフタ３５への特殊な入力である。 GRA GRS読出しアドレス源 ― GRAフイー
ルドは読出しのとき汎用レジスタ・スタツク３２
に対するアドレス源を決める。 GWA GRS書込みアドレス源 ― GWAフイー
ルドは、書込みのとき汎用レジスタスタツク３２
のアドレス源を決める。次の表３はこれらのアド
レス源の制御フイールドのコーデイングを示す。 表 ３ GRSアドレス源制御GRA またはGWA GRSアドレス源 00 MIR（13）のｘフイールド 01 RARl 10 RAR2 11 RAR3 33 DADS デフアード（deferred）動作判定選択
― DADSフイールドは判定論理回路４０の論理
関数コンピユータを制御回路４１の中に含まれる
デフアード動作制御テーブルのDACTまたは
DACFアドレスのいずれかを選択するのに用いら
れる判定点11と関連している。判定点11が真であ
れば、DACTフイールドがデフアード動作制御
テーブルアドレスとして選択され、誤りであれ
ば、DACFが選択される。 DACT，DACF デフアード動作制御（真、誤
り） ― これらのグローバル制御ストアフイー
ルドは、デフアード動作制御テーブルにアドレス
を与え、そのアドレス指定された出力は、データ
の据置きされたルート割当てと他のデフアード動
作を制御する。これらのアドレスのどちらかが
DADSフイールドによつて選択された論理関数
（真または誤り）の値に従つて選択される。CPU
１０のデフアード動作制御の詳細は以下に述べ
る。 SV0〜SV5静的変数選択フイールド（０〜５）
― SV0〜SV5フイールドのそれぞれが２つの異
なる論理関数コンピユータへの入力の１つとして
可能性ある22の静的制御数の１つを判定制御論理
回路４０に関して別に説明するような方法で選択
する。従つて６つの静的制御変数が各マイクロ命
令によつて選択できる。 DV0〜DV5 動的変数選択フイールド（０〜５）
― DV0〜DV5フイールドのそれぞれがあと
で述べる２つの異なる論理関数コンピユータへの
入力の１つとして可能性ある16の動的制御変数の
中の１つを選択する。従つて各マイクロ命令によ
つて６つの動的制御変数を選択できる。CPU１
０に用いられる静的及び動的制御変数は次の表４
に書かれており、そこではその中に書かれた変数
は別にあとで説明する。
【表】

Claims (1)

  1. 【特許請求の範囲】 １ 各マクロ命令が複数のマイクロ操作によつて
    実行できるように構成されたマクロ命令セツトの
    すべてのマクロ命令に対応する複数のオペランド
    語およびマクロ命令語を格納する主メモリを備え
    ており、前記マクロ命令セツト内の各マクロ命令
    を実行できるデイジタルコンピユータに用いるマ
    イクロプログラマブル中央処理装置であつて、 (a) 前記マクロ命令セツトのすべてのマクロ命令
    に共通に用いられる一つの第１の共通マイクロ
    命令ルーチンと、前記マクロ命令セツトの中の
    複数のマクロ命令に共通に用いられる複数の第
    ２の共通マイクロ命令ルーチンと、前記マクロ
    命令セツトの各マクロ命令に対応する複数のマ
    クロ命令対応マイクロ命令ルーチンとを格納す
    る制御ストア手段と、 (b) 各処理装置手段が第１および第２のデータ入
    力と、一つのデータ出力と複数の制御入力を有
    する一つの処理装置および前記第１のデータ入
    力に接続されデータを蓄積してデータを前記第
    １のデータ入力に与える局部メモリを備えてな
    る複数の処理装置手段と、 (c) 前記処理装置の前記第２の入力に接続されて
    それにデータを与える入力データ母線と、 (d) 前記処理装置の前記データ出力に接続されて
    それからデータを受け、前記局部メモリにデー
    タを与える出力データ母線と、 (e) 前記主メモリから取出されるマクロ命令語を
    受けるマクロ命令レジスタと、 (f) 前記マクロ命令レジスタの操作コード部分と
    前記制御ストア手段との間に接続されて、前記
    取出されるマクロ命令語に対応する前記マイク
    ロ命令ルーチンをアドレス指定する制御ストア
    アドレス指定手段と、 (g) 前記出力データ母線と前記主メモリとの間に
    接続されて、前記主メモリをアドレス指定する
    ために前記出力データ母線からアドレスを受け
    て主メモリからマクロ命令語を前記マクロ命令
    レジスタに取出すマクロ命令アドレス・レジス
    タと、 (h) 前記主メモリに接続されてそれから取出され
    るオペランド語を受ける第１のオペランドレジ
    スタと、 (i) 前記出力データ母線と前記主メモリとの間に
    接続されて前記出力データ母線からのオペラン
    ド語を前記主メモリに蓄積するために与える第
    ２のオペランドレジスタと、 (j) 前記出力データ母線と前記主メモリとの間に
    接続されて前記第１のオペランドレジスタヘオ
    ペランド語を読出し前記第２のオペランドレジ
    スタからオペランド語を書込むために前記主メ
    モリをアドレス指定するように前記出力データ
    母線からのアドレスを受けるオペランドアドレ
    スレジスタと、 (k) 前記出力データ母線に接続されて、前記出力
    データ母線からデータを受ける複数の汎用レジ
    スタを含む汎用レジスタスタツク手段と、 (l) 前記出力データ母線、前記マクロ命令レジス
    タのオペランドアドレスコード部分、前記第１
    のオペランドレジスタ及び前記汎用レジスタス
    タツク手段からのデータを前記マイクロ命令ル
    ーチンの各マイクロ命令に従つて前記入力デー
    タ母線に選択的に与える入力マルチプレクサ手
    段と、 を備え、 (m) 前記各マイクロ命令ルーチンのマイクロ命
    令語が前記汎用レジスタスタツク手段および前
    記入力マルチプレクサ手段の制御を含む前記中
    央処理装置の全体の制御を行うグローバル制御
    フイールド部と、前記複数の処理装置手段のそ
    れぞれの制御を行う局部制御フイールド部を含
    み、 (n) 前記コンピユータが一つのマクロ命令を実
    行する場合、前記第１の共通マイクロ命令ルー
    チン、該マクロ命令に対応する前記第２の共通
    マイクロ命令ルーチンおよび該マクロ命令に対
    応する前記マクロ命令対応マイクロ命令ルーチ
    ンからなる一組のマイクロ命令ルーチンによつ
    て該マクロ命令を実行し、各前記処理装置手段
    の処理装置はその前記制御入力に各マイクロ命
    令の前記局部制御フイールド部を同時に与えら
    れ、局部制御フイールド部によつて制御される
    前記マイクロ操作を同時に実行すること を特徴とするデイジタルコンピユータ用マイクロ
    プログラマブル中央処理装置。
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