JPS6226051B2 - - Google Patents

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JPS6226051B2
JPS6226051B2 JP53106364A JP10636478A JPS6226051B2 JP S6226051 B2 JPS6226051 B2 JP S6226051B2 JP 53106364 A JP53106364 A JP 53106364A JP 10636478 A JP10636478 A JP 10636478A JP S6226051 B2 JPS6226051 B2 JP S6226051B2
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JP
Japan
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bit
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field
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JP53106364A
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JPS5448134A (en
Inventor
Sutefuen Tojaden Garorudo
Reimondo Boogaason Baarei
Reroi Hanson Maarin
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ABERCOM AFRICA Ltd
Original Assignee
ABERCOM AFRICA Ltd
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Publication date
Application filed by ABERCOM AFRICA Ltd filed Critical ABERCOM AFRICA Ltd
Publication of JPS5448134A publication Critical patent/JPS5448134A/ja
Publication of JPS6226051B2 publication Critical patent/JPS6226051B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22—Microcontrol or microprogram arrangements
    • G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262—Arrangements for next microinstruction selection
    • G06F9/264—Microinstruction selection based on results of processing
    • G06F9/265—Microinstruction selection based on results of processing by address selection on input of storage

Description

【発明の詳細な説明】
〔要 約〕 開示されたコンピユータは、その動作をオーバ
ラツプ様式で行なうように構成されている。各コ
ンピユータサイクルの間に次の命令が取出され
て、前の命令によつて指示された機能が実行さ
れ、実行されている命令の前の命令に関して計算
された値が記憶される。したがつて３手段オーバ
ラツプが行なわれる。条件付き分岐と飛越しによ
る時間的損失をできるだけ小さくするために、各
命令語が２つの次の命令アドレス・フイールド、
２つの関数フイールド及び２つのデフアード動作
フイールドを含んでいる。このコンピユータは次
のアドレスフイールド、関数フイールド及びデフ
アード動作フイールドの各々からのフイールドの
１つを条件付きで選択するために２進判断信号を
与える判断論理装置を含み、それによつて行われ
るべき命令を条件付きで選択する次の命令を条件
付きで取出して判断信号に従つて同じサイクルの
間の値を条件付きで記憶する。したがつて、この
コンピユータは、そうでなければ条件付き飛越し
を考えて高度にオーバラツプした構成において必
要になる無駄なサイクルのない切れ目のないリズ
ムでサイクルごとに条件付き分岐を行なう能力を
持つている。 本発明はデイジタル・コンピユータに関するも
のであり、特にオーバラツプ様式で動作するよう
に構成されたコンピユータに関するものである。 従来技術においては、コンピユータはスループ
ツトに関する性能を増すためにオーバラツプ様式
で操作されてきた。「パイプライニング
（pipelining）」というこの技術は、条件付き分岐
と飛越しに遭遇すると性能が落ちる。このような
状況では、オーバラツプモードでは条件付き分岐
に遭遇するときには既に次の命令が取り出されて
終つているのでコンピユータの数サイクルを無駄
にすることが避けられなかつた。パイプ・ライニ
ングはマクロプログラム・レベルで適用されたけ
れども、マイクロレベルで必要であつた多数の条
件付き分岐と飛越しのために受けた速度の劣化
が、パイプライニングによつて与えられると期待
される性能の増強を無効にするので、これまでは
パイプライニングがマイクロプログラムによるコ
ンピユータのマイクロ命令レベルで用いられなか
つた。詳しくいえば、オーバラツプを用いると
き、命令取出しが命令の実行とオーバラツプする
ので条件付き分岐は数サイクルを無駄にする可能
性がある。実行された命令は、分岐が行われるべ
きであるが次の命令が既に取り出されて終つたこ
とを示す条件を計算できる。従来の装置では、ま
た、次の命令を続ける前に計算結果が格納されて
終うのを持つ必要があるために、コンピユータの
数サイクルが無駄にされる。 本発明の主な目的は、従来技術において条件付
き分岐と飛越しのために直面した時間的不利益に
よる劣化なしに高度にオーバラツプしたコンピユ
ータ構成を提供することである。 本発明の前記目的および他の目的は操作の条件
付き制御を与える装置によつて複数の操作を行な
うことのできるデイジタル・コンピユータにおい
て達成される。その装置は、操作に対応する第１
および第２の制御フイールドを有する命令語を記
憶する記憶装置と、判断信号を与える判断論理装
置と、第１及び第２の制御フイールドと判断信号
とに応答して、コンピユータ操作の条件付き制御
を与えるように判断信号に従つて第１及び第２の
制御フイールドを選択する条件付き制御装置とを
含む。 本発明によれば、複数の命令を実行できるデイ
ジタルコンピユータであり、オーバラツプ動作を
行うときにコンピユータサイクルをむだにしない
で命令取出しが命令実行と並行して行なわれるコ
ンピユータサイクルで動作するコンピユータ用の
条件付き制御装置において、それぞれが第１およ
び第２の次のアドレス制御フイールドならびに第
１および第２の関数制御フイールドを有する複数
の命令語を記憶している記憶手段と、各コンピユ
ータサイクルの間ごとに前記記憶手段から一つの
命令語を取出す取出し装置と、前記コンピユータ
の内部で作られた条件に従つて第１および第２の
判断信号を出す判断論理装置と、を備え、前記取
出し装置が現在のコンピユータサイクルの前のコ
ンピユータサイクルで取出された命令語の前記第
１および第２の次のアドレス制御フイールドなら
びに前記第１の判断信号を受けて、前記第１の判
断信号に従つて前記第１または第２の次のアドレ
ス制御フイールドを選択し、前記現在のコンピユ
ータサイクルにおいて、前記第１の判断信号によ
つて選択された次のアドレス制御フイールドに従
つて前記記憶手段から次の命令語を取出すように
動作し、また前記関数制御フイールドによつて指
示された演算を実行する演算処理手段を備え、前
記演算処理手段が上述の前のコンピユータサイク
ルに取出した前記命令語の前記第１および第２の
関数制御フイールドならびに前記第２の判断信号
を受けて、前記第２の判断信号に従つて前記第１
または第２の関数制御フイールドを選択し、前記
現在のコンピユータサイクルに、前記第２の判断
信号によつて選択された関数制御フイールドによ
つて指示された演算を実行するように動作し、前
記判断論理装置が前記前のコンピユータサイクル
の前に起つたコンピユータサイクルの間に取出し
た命令語を前記コンピユータが前記前のコンピユ
ータサイクルに実行したのに応じて前記コンピユ
ータ内で作られた条件に従つて前記現在のコンピ
ユータサイクルで用いるための第１および第２の
判断信号を出すように動作すること、を特徴とす
る条件付き制御装置が提供される。 オーバラツプした装置で用いる条件付き制御
は、そのような装置での条件付き分岐による時間
的不利益による劣化を軽減する。特に本発明はマ
イクロ命令の取出しと実行および結果の記憶のよ
うな動作が３の深さまでオーバラツプされるマイ
クロプログラムによるエミユレータについて開示
されている。以下に説明する実施例では、装置が
実行されるべき次のマイクロ命令を条件付きで取
出し、処理装置によつて行なわれるべき適当な関
数を条件付きで選択して、前のマイクロ命令サイ
クル中に計算された値を条件付きで記憶する。 スペリ・ユニバツク1108コンピユータの構造、
特性及び動作は周知であつて、資料がよく整つて
おり、ここでは簡単のためにわざわざ説明はしな
い。スペリ・ランド・コーポレーミヨンのユニバ
ツク部から入手できるそのコンピユータを詳細に
説明している多数のマニユアルを参照することが
できる。 スペリ・ユニバツク1108は、36ビツトの命令語
及びデータまたはオペランド語を用いている。命
令語フオーマツトは第１図に示されており、そこ
で ｆ＝機能または操作符号 ｊ＝オペランド修飾、部分制御レジスタ・アドレ
ス、または小機能の符号 ａ＝Ａ、Ｘ、またはＲレジスタ；チヤネル、飛越
キー、ストツプキー、またはモジユール番号小
機能符号；部分制御レジスタ・アドレス ｘ＝インデツクス・レジスタ ｈ＝インデツクス・レジスタ・インクリメンテー
シヨン ｉ＝間接アドレス指定 ｕ＝オペランド・アドレスまたはオペランド・ベ
ース 用いる名称と述語は、ここではスペリ・ユニバツ
ク1108にあるのと同じ意味をもつている。 第２図を参照すると、本発明が実施されている
コンピユータの略ブロツク線図が示されている。
第２図はコンピユータを構成する主な構成要素だ
けが書かれている簡易ブロツク線図である。この
コンピユータは中央処理装置（CPU）１０と１
１に書かれている主メモリから成つている。1108
と同じに主メモリ１１は、２つのメモリバンク、
すなわちＩバンクとＤバンク（図には特には書い
てない）、から成つている。一般にＩバンクは、
マクロ命令語を記憶して供給し、Ｄバンクはオペ
ランド語を供給する。一般的には命令語とオペラ
ンド語は、データの流れを記述するためのデータ
と考えられる。上述のように命令語は、第１図に
書かれたフオーマツトをもつている。 CPU１０は、マクロ命令を取出すための主メ
モリ１１をアドレス指定する命令アドレス・レジ
スタ（IAR）１２を含んでいる。CPU１０は、さ
らに命令アドレス・レジスタ１２に挿入されたア
ドレスに従つて取出されたマクロ命令を受けるマ
クロ命令レジスタ（MIR）１３を含んでいる。上
に説明したように、レジスタ１３に挿入されたマ
クロ命令語は、第１図に関して前述したフオーマ
ツトをもつている。マクロ命令は主にＩメモリ・
バンクから取出されるが、またレジスタ１３に入
るデータ流れ線と矢印によつて示されたようにＤ
バンクからも供給できる。 CPU１０はまた、オペランドを記憶し、オペ
ランドを取出すべき主メモリ１１の中のアドレス
を保持して提供するオペランド・アドレス・レジ
スタ（OAR）１４を含んでいる。CPU１０は、
さらにオペランド・アドレス・レジスタ１４によ
つて与えられたアドレスにおいて主メモリ１１の
中に蓄積するためにオペランドを保持して供給す
るメモリ・データ・レジスタ書込み（MDRW）
１５を含む。レジスタ１５から主メモリ１１への
データ流れ線と矢印によつて示されているよう
に、関連のメモリ・アドレスに従つてオペランド
をメモリ・バンクＤまたはメモリ・バンクＩのど
ちらにも蓄積することができる。CPU１０はさ
らにオペランド・アドレス・レジスタ１４におい
て定められた主メモリ１１内のアドレスから読出
されたオペランドを蓄積するために用いられるメ
モリ・データ・レジスタ読出し（MDRR）１６
を含んでいる。 CPUは、さらにそれぞれＡ及びＢ入力ポート
ならびにＤ出力ポートを備える局部処理装置１
７，１８及び１９を含んでいる。処理装置１７，
１８及び１９は、それぞれ内蔵累算器（あとで説
明する）を含み、Ａ及びＢ入力ポートの上の値と
累算器に蓄積された値の２項２進算術論理機能の
レパートリを行う。計算の結果は以下に説明する
ようにＤ出力ポートに選択的に与えられる。処理
装置１７，１８及び１９は、それぞれ説明書き
（２×20または36）によつて示されているよう
に、２つの20−ビツト処理装置または１つの36ビ
ツト処理装置として動作するように選択的に構成
できる。処理装置２×20モードであるとき、アド
レス計算がユニバツク1108に用いられた18−ビツ
ト・アドレスについて都合よく実行される処理装
置が36−ビツト・モードで構成されているとき、
それらは1108コンピユータで用いられる36−ビツ
ト・オペランドでの計算に主に用いられる。 局部処理装置１７，１８及び１９のそれぞれへ
のＢ入力ポートは、Ｂ母線２２からデータを受
け、処理装置のＤ出力ポートは、それらの値をＤ
母線２３に供給する。Ｂ母線２２とＤ母線２３と
は、それぞれ40ビツトの巾であり、Ｂ母線は、処
理装置１７，１８及び１９のＢ入力ポートに並列
に40ビツトを与え、Ｄ出力ポートは、Ｄ母線に並
列に40ビツトを与える。処理装置１７，１８及び
１９の各々のそれぞれの40ビツトは、Ｄ母線の40
のそれぞれのビツトに通常の布線OR方式で接続
される。従つて処理装置１７，１８及び１９から
のＤ出力ポートの値は、Ｄ母線が接続されている
CPU１０の種々の部分に連絡するために個々に
Ｄ母線２３の上に置かれる。ここに開示した実施
例では用いられないが、各局部処理装置Ｄポート
から同時に与えられた値を別の計算・論理・制御
能力を与えるようにＤ母線において組合せること
ができる。 局部処理装置１７，１８及び１９は、それぞれ
関連の局部メモリ２４，２５及び２６をもつてお
り、それらの局部メモリは、関連の局部処理装置
に、関心のある値を蓄積して供給する。局部メモ
リ２４，２５及び２６は、関連の処理装置からの
値に対する１次記憶装置として用いることがで
き、また処理装置によつて必要とされる定数を蓄
積するために用いることができる。例えばメモ
リ・アドレス計算において局部メモリ２４は、
1108のアドレス指定定数ＢI、ＬI及びＵIを含
み、一方局部メモリ２５は、あとで説明する主メ
モリ・アドレス指定とアドレス限界検査に用いら
れる定数ＢD、LLD、及びLLDを含む。局部メモ
リ２４，２５及び２６は、それぞれ複数の40−ビ
ツト語（例えば本実施例においては64語）を含
む。局部メモリ２４，２５及び２６は、データを
それに書込むためにＤ母線２３から受取り、局部
メモリのそれぞれは、それから読出された40−ビ
ツト・データを関連の局部処理装置の40−ビツト
Ａ入力ポートに与える。局部メモリ２４，２５及
び２６の読書き制御は、以下に詳細に説明する。 CPU１０は、第４の局部処理装置２７と関連
の局部メモリ２８を含んでいる。局部処理装置１
７，１８及び１９は、制御できる方式で２×20−
ビツト・モードまたは36−ビツト・モードのいず
れかで用いられるが、処理装置２７は固定の20−
ビツト巾構成をもつている。従つて局部メモリ２
８は、20−ビツト巾で、本実施例においては16語
をもつている。処理装置２７は、Ａ及びＢ入力ポ
ートならびにＤ出力ポートを備え、局部メモリ２
８の20−ビツト出力が処理装置２７のＡポートに
データを与えるように接続されている。局部処理
装置２７は、B4と書かれた専用入力母線２９な
らびにD4と書かれた専用出力母線３０をもつて
いる。母線２９と３０は、それぞれ20−ビツト巾
で、母線２９は、処理装置２７のＢポートに並列
な20−ビツト入力を与え、母線３０は、そのＤポ
ートから並列な20−ビツト出力を受取る。D4母
線３０は、局部メモリ２８に処理装置２７によつ
て利用されるデータを書込込む局部メモリへの入
力を与える。D4母線２９は入力として命令アド
レス・レジスタ１２からの出力を受取るととも
に、第１図に関して前述したマクロ命令レジスタ
１３からのフイールド情報を受けるようにさらに
結合されている。D4母線３０は、命令アドレ
ス・レジスタ１２へ入力として加えられる出力を
有するプログラム計数器３１に入力を与える。プ
ログラム計数器３１、命令アドレス・レジスタ１
２及びマクロ命令レジスタ１３に関連した局部メ
モリ２８を有する局部処理装置２７は、主に
CPU１０において用いられ、CPU１０によつて
実行されているプログラムを含む主メモリ１１か
らのマクロ命令の取出しを制御するのに必要なア
ドレス計算を行う。局部処理装置２７はこれとあ
とで詳細に説明する他の機能を行う。 局部処理装置１７，１８及び１９において実行
される計算に従つて、命令及びオペランド・アド
レスは、Ｄ母線２３を経て命令アドレスレジスタ
１２とオペランド・アドレス・レジスタ１４とに
それぞれ与えられる。オペランドは、またＤ母線
２３を経て主メモリ１１の中へ蓄積するためメモ
リ・データ・レジスタ１５に与えられる。 CPU１０は、1108において用いられたものと
同様な方法でインデツクス・レジスタとオペラン
ド・レジスタのセツトを含む汎用レジスタ・スタ
ツク（GRS）３２を含む。汎用レジスタ・スタ
ツク３２は、データをＤ母線２３から受取つてそ
の中に蓄積する。汎用レジスタ・スタツク３２を
含むレジスタは、とりわけインデツクス付きアド
レス指定に用いられる。スタツク３２からの特定
のレジスタは、レジスタ・アドレス・レジスタ
（RAR）３３を用いてアドレス指定される。アド
レス情報は、レジスタ・アドレス・レジスタ３３
にＤ母線２３及びD4母線３０から挿入される。
汎用レジスタ・スタツク３２は、またマクロ命令
レジスタ１３からのＸフイールドによつてアドレ
ス指定される。 データは、入力マルチプレクサ３４と高速度デ
ータ・シフタ３５を介してＢ母線２２へ加えられ
る。マルチプレクサ３４への入力は、Ｄ母線２
３、D4母線３０、汎用レジスタ・スタツク３
２、メモリ・データ・レジスタ１６及びマクロ命
令レジスタ１３からのＵフイールドとから与えら
れる。マルチプレクサ３４は、あとで説明するよ
うにＢ母線へ転送するのにデータを選択的に桁送
りするシフタ３５に加えられる入力を選択する。 CPU１０は、さらに1108のマクロ命令をエミ
ユートするのに用いられるマイクロ・コード・ル
ーチンを蓄積するために制御ストア３６を含む。
以下に説明するマイクロ命令語は、アドレス指定
されて制御ストア・レジスタ３７に転送され、制
御ストア・レジスタ３７からマイクロ命令語の
種々のフイールドがCPU１０の動作を制御する
CPU１０の構成要素にルート割当てされる。局
部処理装置１７，１８，１９及び２７は、それぞ
れ制御ストア３６の中の独特のフイールドによつ
て制御される。これらのフイールドは、それによ
つて実行される算術論理機能、例えば（加算、論
理ORなど）を制御するだけでなく、オペランド
が現在Ｂ母線２２上にある値か、関連の局部メモ
リ２４，２５もしくは２６または、局部処理装置
の中の内蔵累算器またはこれらオペランド源のう
ちの２つの組合せからの語はどうかを制御する。
制御ストアのフイールドは、また局部処理装置の
累算器の内容がＤ母線２３に送り出されるかどう
か及びＤ母線２３の上の値が選択された局部メモ
リに書込まれるかどうかを制御する。局部メモリ
を読書きするアドレス源の１つは、制御ストア３
６のフイールドによつて与えられる。 制御ストア３６はまた局部処理装置１７，１
８，１９及び２７の各々によつて用いられるフイ
ールドを与えて他のフイールドの条件付き使用法
を制御し、符号ビツト、ゼロ検出ビツト、他の標
識ビツトなどのような選択された論理変数からな
る計算された論理関数の値を示す「標識ビツト」
を条件付きで設定する。CPU１０の条件付き制
御の詳細は以下に検討する。便宜のために、局部
処理装置１７，１８，１９及び２７の各々に独自
に与えられる制御ストア３６からのフイールドが
局部制御フイールドとして選ばれる。局部処理装
置１７，１８，１９及び２７の各々は、その局部
制御フイールドを与えるために制御ストア３６の
中に約50ビツトを必要とする。 局部制御フイールドのほかに制御ストア３６の
中に蓄積されたマイクロ命令語は、CPU１０の
全体の制御に用いられるフイールドを与える。便
宜上これらのフイールドをグローバル制御フイー
ルドという。グローバル制御フイールドは、取出
されるべき次のマイクロ命令のアドレスを与える
と同時に、次のアドレスの条件付き選択を制御す
るフイールドを与え、汎用レジスタスタツク３２
を読書きするアドレスを与え、Ｂ母線２２の上の
値の源を制御し、シフタ３５を制御し、計算され
た値の宛先きを制御し、あとで述べる判断論理を
制御するような機能を制御する。制御ストア３６
は、グローバル制御フイールドのために100ビツ
ト以上を必要とする。 このようにして制御ストア３６の１つの語は局
部処理装置１７，１８，１９及び２７の各々を制
御するために必要なフイールドを含み、さらにグ
ローバル制御フイールドを与える。局部処理装置
１７，１８，１９及び２７は、それぞれそれが他
の局部処理装置と同時にアクセスできる制御スト
ア３６からの独自の制御情報で制御され、グロー
バル制御フイールドがCPU１０に同時に与えら
れるので、局部処理装置１７，１８，１９及び２
７のそれぞれが他の局部処理装置及びCPU１０
のグローバル機能と同時にマイクロ操作を実行す
る。従つてCPU１０は多重マイクロ命令ストリ
ームを一緒にしかも互いに同時に実行する。この
あとで非常に詳細に説明されるはずのこの考え
は、本発明のマクロク・オーバーラツプと条件付
制御で、マクロ命令が単一の局部（「マイクロ」）
処理装置で実行される速度に比べて予期しない大
きさで速度を著しく増加させるのに寄与してい
る。単一の局部処理装置では、１秒当り約200000
マクロ命令の速度（0.2MIPS）が達成でき、それ
ぞれ以下に詳細に説明する条件付制御を有するオ
ーバラツプ・モードで動作する４つの局部処理装
置１７，１８，１９及び２７を用いて1.5MIPSま
で達成できた。 制御ストア３６が局部処理装置１７，１８，１
９及び２７の各々に局部制御フイールドを与える
が、各局部処理装置を専用アドレス指定機構を有
する専用制御ストアによつて与えられる情報によ
つて制御しようと思えばできることがわかるであ
ろう。しかしこの構成では、CPU１０の機能遂
行を整合させるのは、制御ストア３６を用いる本
装置におけるより達成が難しいことがある。制御
ストア３６は、ランダム・アクセス・メモリ
（RAM）として実現されるのが好ましいが、代り
にプログラムできる固定記憶装置（PROM）とし
て実現されてもよい。 制御ストア３６は、マクロ命令レジスタ１３の
中に取出される1108のマクロ命令をエミユレイト
するためマイクロ命令ルーチンをもつている。有
効なマイクロプログラミングを行うために、クラ
スベースに分類された命令から成る1108の命令レ
パートリが考えられる。用いられた各種クラスベ
ースはフエツチ・シングル・オペランド・ダイレ
クト（Fehch single Operand Direct）、フエツ
チ・シングル・オペランド・インダイレクト
（Fetch Single Operand Indirect）、フエツチ・
シングル・オペランド・イメデイエツト（Fetch
Single Immediata）、ジヤンプ・グレイタ・アン
ド・デクレメント（Jump Greater and
Decrement）、無条件分岐、ストア、スキツプ及
び条件付き分岐と桁送りである。 暫く第３図を参照すると、エミユレーシヨンに
用いられたマイクロソフトウエアの構造が示され
ている。実行されるマクロ命令に関係なく、制御
装置はすべてのルーチンに共通なマイクロ命令を
取出す。これは第３図の構造図の第１段目に示さ
れている。マクロ操作コード（レジスタ１３の中
に蓄積されたマクロ命令語のフイールドｆとｊ）
に従つて飛越しが第３図の構造図の２段目に示さ
れているクラス・ベース・マイクロルーチンの適
当なものに行われる。クラス・ベース・ルーチン
を実行したのち、飛越しがマクロ命令レジスタ１
３のマクロ操作コード・フイールドｆ及びｊによ
つて制御される特定のマクロ命令に対する特別の
マイクロルーチンに再び行われる。その特別の命
令ルーチンは、第３図のマイクロソフトウエア構
造図の３段目に示されている。第３図に示すよう
に、特定の命令ルーチンを実行したのち制御装置
は共通マイクロ命令の場所に戻る。同様に、共通
マイクロ命令を実行したのち、次のマクロ命令が
まだ取出されていなければ、そのルーチンは図示
のようにマクロ命令語が用意できるまで「共通」
のところへ廻つて戻る。 第２図に戻つて、CPU１０は、実行されるべ
きマクロ命令のマクロ操作コードに従つて制御ス
トア３６をアドレス指定するようにマルチプレク
サ３９を経て命令状態語を与え、PROMによつて
実現される命令状態テーブル３８を含んでいる。
従つて命令状態テーブル３８は、マクロ命令レジ
スタ１３のｆ及びｊ操作コード・フイールドから
アドレス指定されるとともに、前記マクロ操作コ
ード情報が制御ストア３６をアドレス指定するた
めに直接マルチプレクサ３９にも加えられる。命
令状態テーブル３８は256語の長さ及び10ビツト
幅であり、マクロ命令のクラス・ベースに関する
アドレス情報をマルチプレクサ３９を経て制御ス
トア３６に与える。命令状態テーブル３８は、ま
た汎用レジスタスタツフ３２を読書きするための
適当なベース・アドレスを与える信号を局部処理
装置２７の局部メモリ２８に与える。制御ストア
３６は、現在のマイクロ命令によつて与えられた
アドレス・データに従つて取出されるべき次のマ
イクロ命令のアドレスを与える入力をマルチプレ
クサ３９に与える。制御ストア３６に対するアド
レス指定のさらに詳細はこのあとで説明する。 CPU１０は、またDP0〜DP11で表わされた12
個の判断点を与える判断論理回路４０を含んでい
る。あとで説明するように、この判断論理回路４
０は、選択された変数の選択された論理関数に従
つて判断点の信号を与える。判断点の信号DP0〜
DP11は、CPU１０全体に必要な判断制御を与え
る。さらにCPU１０は、コンピユータの各種構
成要素に必要な制御信号を与える制御回路４１を
含んでいる。あとで説明するように、制御回路４
１は、あとで説明する主標識とパラメータラツチ
と共にデフアード動作制御テーブルを含んでい
る。 次に第４図を参照すると、制御ストア３６に蓄
積されたマイクロ命令語のフオーマツトが示され
ている。各マイクロ命令語はCPU１０の全体制
御のため図示のようなグローバル制御フイールド
をもつている。各フイールドのビツトの数は、そ
のフイールドの略成語の上に並べてある。さらに
マイクロ命令語は、またP1、P2及びP3と書いて
ある３つの局部処理装置１７，１８及び１９に対
する３つの群の局部制御フイールドを含んでい
る。マイクロ命令語はまたP4と書かれた局部処
理装置２７を制御する１群の局部制御フイールド
を含んでいる。制御ストア３６はあとで詳しく述
べるような方法で各種フイールドのビツトを
CPU１０の構成部品に接続する制御レジスタ３
７にマイクロ命令語を与える。 一般的にいつて制御ストアフイールドは、
CPU１０の構成要素を次のように制御する： JDS 飛越し判断セレクタ−JDSフイールドは
判断論理回路４０にある論理関数コンピユータ
（LFC）を次のマイクロ命令アドレスを決める判
断点０（DP0）に関連させる。 NAT、NAF 次のアドレス（真、誤り）−これ
らのフイールドは、次のマイクロ命令に対して起
り得るアドレスを含む。NATアドレスはあとで
説明する方法でベクトルによつて変更されてもよ
いし、またグローバル制御フイールドVDS0及び
VDS1によつて変更されてもよい。判断点０が真
であればアドレスNATが選択され、判断点０が
誤りであればNAFが選択される。 XF インデツクス機能−XFフイールドは、ア
ドレスNATが判断点０によつて選択されると
き、ベクトルの飛越しを制御する。フイールド
XFと判断点０の出力との関係が次の表１に示さ
れている。 VDS0 ベクトル判断セレクタ０−VDS0フイ
ールドは、判断論理回路４０の中の論理関数コン
ピユータと判断点１と関係させる。判断点１は
NATアドレスの最下位のビツト（20）でOR処理
をされる。 VDS1 ベククトル判断セレクタ１−VDS1フ
イールドは、判断論理回路４０の論理関数コンピ
ユータを判断点２と関連させる。判断点２は
NATアドレスの第２の最下位のビツト（21）で
OR処理される。
【表】 もの
第２図に関して上に述べたように、クラスベー
スベクトルが実行されるべきマクロ命令によつて
決められるとともに、マクロ命令レジスタ１３の
中の操作コードフイールドｆ及びｊに応じて命令
状態テーブル３８によつて与えられる。そのベク
トルの値は、マクロ命令のクラスによつて異な
る。命令ベクトルは、マクロ命令レジスタ１３か
ら操作コード・フイールドｆ及びｊによつて直接
与えられる。命令ベクトルは、実行されるべき精
密な動作を示す。割込みベクトルは、割込み要求
を検出する図示してない回路によつて普通の方法
で与えられ、そのベクトルの値は、割込みの種類
によつて異なる。判断点１及び２は、XFフイー
ルドによつて制御されるベクトル分岐能力のほか
に任意のリアル飛越しにおいて４方向条件付きベ
クトル分岐能力を制御する。表１で述べたOR機
能はあとで説明する方法でマルチプレクサ３９の
中で行われる。 BR Ｂ母線入力選択−BRフイールドは、２つ
の源のどちらがＢ母線入力マルチプレクサ３４に
選択データを与えるかを選択する。可能性ある２
つの源は、BRGというハードウエア２・ビツト
レジスタまたはマイクロ命令フイールドBISであ
る。 BIS Ｂ入力選択−BISフイールドは、Ｂ母線入
力マルチプレクサ３４に対するデータ入力を選択
する。 SFT 桁送り制御源−SFTフイールドは、シ
フタ３５を制御するためのデータの源を決定す
る。Ｂ母線２２に加えられるデータの源に関して
フイールドBR，BIS及びSFTの間の関係は次の
表２に従う。
【表】
【表】 ここでMDRRは、レジスタ１６を表わし、
GRSは、第２図の汎用レジスタツク３２を表わ
す。SCR（桁送り制御レジスタ）は、シフタ制
御するのに用いられる値を含むハードウエアレジ
スタである。あとで説明するような方法で、BR
フイールドは、BRとBISの間の選択をしてＢ母
線入力選択を制御する。BRは、あとで説明する
デフアード動作制御に関する信号である。Ｕ＊及
びGRS＊という量は、局部処理装置１７，１８
及び１９の２×20モードで行うアドレス計算演算
のためにマクロ命令レジスタ１３からのＵフイー
ルドデータとGRS３２からのデータを並べるシ
フタ３５への特殊な入力である。 GRA GRS読出しアドレス源−GRAフイールド
は読出しのとき汎用レジスタ・スタツク３２に対
するアドレス源を決める。 GWA GRS書込みアドレス源−GWAフイール
ドは、書込みのとき汎用レジスタスタツク３２の
アドレス源を決める。次の表３はこれらのアドレ
ス源の制御フイールドのコーデイングを示す。
【表】 DADS デフアード（deferred）動作判断選択
−DADSフイールドは判断論理回路４０の論理関
数コンピユータを制御回路４１の中に含まれるデ
フアード動作制御テーブルのDACTまたはDACF
アドレスのいずれかを選択するのに用いられる判
断点11と関連している。判断点11が真であれば、
DACTフイールドがデフアード動作制御テーブル
アドレスとして選択され、誤りであれば、DACF
が選択される。 DACT、DACF デフアード動作制御（真、誤
り）−これらのグローバル制御ストアフイールド
は、デフアード動作制御テーブルにアドレスを与
え、そのアドレス指定された出力は、データのデ
フアーされたルート割当てと他のデフアード動作
を制御する。これらのアドレスのどちらかが
DADSフイールドによつて選択された論理関数
（真または誤り）の値に従つて選択される。CPU
１０のデフアード動作制御の詳細は以下に述べ
る。 SV0〜SV5 静的変数選択フイールド（０〜
５）−SV0〜SV5フイールドそれぞれが２つの異
なる論理関数コンピユータへの入力の１つとして
可能性ある16の静的制御変数の１つを判断制御論
理回路４０に関して別に説明するような方法で選
択する。従つて６つの静的制御変数を各マイクロ
命令によつて選択できる。 DV0〜DV5 動的変数選択フイールド（０〜
５）−DV0〜DV5フイールドのそれぞれがあとで
述べる２つの異なる論理関数コンピユータへの入
力の１つとして可能性ある16の動的制御変数の中
の１つを選択する。従つて各マイクロ命令によつ
て６つの動的制御変数を選択できる。CPU１０
に用いられる静的及び動的制御変数は次の表４に
書かれており、そこではその中に書かれた変数は
別にあとで説明する。
【表】
【表】 LFC0−LFC5 論理関数コンピユータ制御フ
イールド（０−５）−判断論理回路４０は、６つ
の論理関数コンピユータを含み、そのコンピユー
タのそれぞれは４変数（動的２つと静的２つ）の
異る16の論理関数を計算する。LFCフイールド
の各々は関連の論理関数コンピユータによつて計
算されるべき16の関数の１つを選択する。 制御ストアフイールド−局部制御 PDS 仮想分岐判断セレクタ−局部処理装置
P1、P2、P3及びP4の各々に対するPBS局部制御
フイールドは、判断論理回路４０の論理関数コン
ピユータをそれぞれ仮想分岐判断点DP3〜DP6と
関連させる。判断点の値が真であれば、関連の
LPFTフイールドが用いられ、そうでなければ
LPFFフイールドが用いられる。 LPFT、LPFF 局部処理装置機能仕様フイー
ルド（真または誤り）−LPFT及びLPFFフイール
ドは、局部処理装置１７，１８，１９及び２７の
機能制御信号を与える。２つのフイールドのうち
の１つだけがマイクロ命令の実行の間PDSフイー
ルドによつて規定された論理関数の値によつて決
められる各処理装置に用いられる。 PDS LPFT及びLPFFフイールドはCPU１０
に仮想分岐能力を与える。そのとき局部処理装置
１７，１８，１９及び２７の各々は、PDSフイー
ルドによつて選択された論理関数計算の結果を与
える関連の判断点によつて選択されたLPFT及び
LPFEフイールドによつて規定された機能のいず
れかを実行できる。この条件付き仮想分岐能力
は、上に述べたJDS、NAT及びNAFフイールド
によつて与えられた実分岐能力に加わるものであ
る。CPU１０の実及び仮想分岐能力は以下に非
常に詳しく述べる予定である。 LMAS 局部メモリアドレス源−それぞれの局
部処理装置P1、P2、P3及びP4に関連するLMAS
フイールドは、局部処理装置に関連のメモリ２
４，２５，２６または２８を読書きするためのア
ドレスを選択する。次の表５は、局部処理装置１
７，１８及び１９に対するアドレス源に関連する
特定のLMASフイールドコーデイングを示してい
る。
【表】 ここでLMARと桁送りマスクメモリはあとで
説明する。次の表６は局部処理装置２７のLMAS
コーデイングを与える。
【表】 ここでD6は処理装置状態レジスタの1108の制
御レジスタ選択インジケータ（ビツト33）であ
り、XAまたはＲレジスタのどれが用いられるべ
きかを規定するために用いられる。命令状態テー
ブル（IST）３８からのGBフイールドは、汎用
レジスタスタツク３２（GRS）を読書きするた
めの適当なベースアドレスをあとで述べる方法で
示すGRSベースアドレスを与える。 LMA 局部メモリ・アドレス−局部処理装置
P1、P2、P3及びP4の各々のLMAフイールドは、
局部処理装置メモリを読書きするLMASフイール
ドによつて選択される可能性のあるアドレスのう
ちの１つをもつている。 CC 構成制御−局部処理装置P1、P2、及びP3
のCCフイールドは、処理装置の演算構成をその
処理装置が循環桁上げ（eac）の有無に対応する
２×20または36ビツト（tsb）モードで動作する
かどうかに従つて選択する。CCフイールドに対
する演算構成制御が次のように表７に書かれる。
【表】 ここで各種演算構成の詳細を以下に説明する。 DDS Ｄ母線判断セレクタ−局部処理装置P1、
P2、P3及びP4は、それぞれ判断論理回路４０の
中の論理関数コンピユータをＤ母線判断点DP7〜
DP10と、それぞれ関連させる関連のDDSフイー
ルドをもつている。選択された論理関数の値は、
OUTフイールドと関連して関連の処理装置内に
ある処理装置１７，１８及び１９の累算器の内容
を関連のＤ母線（処理装置１７，１８及び１９の
Ｄ母線２３）に条件付きで置くために用いられ
る。選択された論理関数の値は、また処理装置１
７，１８，１９及び２７に関連の局部メモリに条
件付きで書込みをするWLM及びWLMAならびに
セツタブル静的制御変数SC0〜SC7を条件付きで
セツトするSCSフイールドと関連して用いられ
る。 OUT 累算器出力制御−次の表８に書いてあ
るDDS選択によつて決められた関連の判断点
（DP）の値に条件付けられたＤ母線２３へ処理装
置の累算器を出力する。
【表】
【表】 BBS B4母線入力選択−局部処理装置P4に関連
したBBSフイールドは次の表９に従つてB4母線
２９におかれた値の源を選択する。 表 ９ GPS ベース・アドレスGB 使用ベース 00 Ａレジスタ 01 Ｘレジスタ 10 Ｒレジスタ 11 ｊａ、ａフイールドと連結したj3j2j1BBS
＝０の場合、ｊａをB4に入れてP4の局
部メモリからの18個の０のベースを読み出
し、BBS＝１の場合、IARをB4に置く。 表９のエントリは、P4局部処理装置２７に関
する詳細な検討に関して以下にさらに述べる。 WLM 書込み局部メモリ−局部処理装置P1、
P2、P3及びP4の各々に関連するWLMフイールド
は、次の表10に従つて関連のDDSフイールドに
よつて決められる関連の判断点DP7〜DP10の値
にそれぞれ条件付けられた関連の局部メモリ２
４，２５，２６及び２８の書込みを制御する。
【表】 処理装置P1、P2及びP3については、そのデー
タは、Ｄ母線２３からとられ、書込み用のアドレ
スは、関連のLMASフイールドによつて選択され
る。処理装置P4については、データは、D4母線
３０からとられ、書込み用のアドレスは、関連の
LMASフイールドによる選択される。 WLMA 書込み局部メモリ・アドレス−P4処
理装置２７だけに関連してWLMAフイールドは
この処理装置に関連するメモリ２８に書込むため
のアドレスを与える。WLMA局部制御フイール
ドの利用と接続は局部処理装置２７と関連の局部
メモリ２８について以下に検討する。 SCS 静的制御変数セレクタ−各局部処理装置
P1、P2、P3及びP4のSCSフイールドは、DDS選
択によつて決められた関連の判断点DP7〜DP10
の値によつて条件付けられたようにセツトするた
めに７つのセツタブル静的制御変数（SC1〜
SC7）の中の１つを選択する。判断点の値が真で
あれば静的変数は論理１にセツトされ、そうでな
ければ論理０にリセツトされる。静的制御変数が
どれも変えられるべきでなければSC0が選ばれる
（SCS＝000）。静的制御変数SC1〜SC7に対する
値があとで説明する制御回路４１にある７つの静
的制御変数ラツチに蓄積される。 同じ参照番号が第２図における同じ構成要素を
表わしている第５図を参照すると、さらに詳細を
示しているCPU１０の略ブロツク線図が示され
ている。第２図に関して上述したように、1108の
メモリは、Ｉバンク及びＤバンクとして呼ばれて
きた２つのメモリ・モジユールまたはバンクから
成つている。これらのメモリ・モジユールは、ま
たＭ０及びＭ１と呼ばれ要求信号R0及びR1にそ
れぞれ応答して、これらのモジユールによつて与
えられるD0及びD1というデータまたは命令をも
つている。命令アドレス・レジスタ１２は、プロ
グラム・レジスタ３１または40−ビツト巾のＤ母
線２３からのビツト21〜38からのいずれかから18
−ビツト・メモリ・アドレスを受ける。命令アド
レス１２からのアドレスは、マルチプレクサ５０
を介してメモリ・モジユールＭ１へまたはマルチ
プレクサ５１を介してメモリ・モジユールＭ０へ
与えられる。 オペランド・アドレス・レジスタ１４は、Ｄ母
線２３のビツト２１〜３８から18−ビツトのオペ
ランド・アドレスを受けて、そのオペランド・ア
ドレスをマルチプレクサ５１を介してメモリ・モ
ジユールＭ０またはマルチプレクサ５０を介して
メモリ・モジユールＭ１へ与える。レジスタ１２
及び１４からの最上位ビツトは、それぞれのモジ
ユールＭ０及びＭ１に要求信号R0及びR1を与え
る論理回路１２へ与えられ、その要求信号は、要
求が適当なモジユールに向けられて、アドレスが
要求アドレスの数値に従つてそれへ与えられるよ
うにマルチプレクサ５０及び５１を制御するのに
用いられる。論理回路５２は、まだそれぞれ
MDRマルチプレクサ５３及びMIRマルチプレク
サ５４にそれぞれ加えられるD0→MDR及びD0→
MIRとして書かれている信号を与える。CPU１
０の主メモリ・アドレス指定回路は、またスタテ
イサイザ・レジスタ５６からのｊフイールド・ビ
ツトと同様に制御回路４１の中のデジグネータ・
フリツプフロツプ（図示なし）からの４分の１語
ビツトQWを受ける部分語レジスタ（PW）５５
を含む。４分の１語とｊフイールドの情報は、メ
モリ１１を部分語モードでアドレス指定するよう
にオペランド・アドレスと共にOARレジスタ１
４からマルチプレクサ５０及び５１へ加えられ
る。ここで（部分語モードを含めて）用いられる
主メモリ・アドレス指定は、1108において用いら
れるものと事実上同じで、簡単のためここでは詳
細を説明しないが、論理回路５２の詳細は以下に
説明する。 簡単にいうと、１つのオペランドが主メモリ１
１に蓄積されなければならないとき、Ｄ母線２３
がそのオペランドのアドレスをレジスタ１４に転
送する。そのアドレスの数値に従つて、論理回路
５２は、オペランドが書込まれるべきメモリ・モ
ジユールを定めて適当な要求信号をラインR0ま
たはラインR1のいずれかに与える。次に適当な
モジユールの中にアドレスされた場所は、そのオ
ペランドをその中に蓄積するためにレジスタ１５
から受取る。１つのオペランドが主メモリから取
出されるべきときは、そのオペランドのアドレス
は、オペランド・アドレス・レジスタ１４へ転送
されて、論理回路５２が再びそのアドレスをマル
チプレクサ５０及び５１を介して適当なメモリ・
モジユールへ向け、同時にラインR0またはR1を
経てそのモジユールへ要求を与える。オペランド
を要求するモジユールに従つて、論理回路５２
は、その真または誤り状態のいずれかへオペラン
ドを適当なモジユールから受けるようにマルチプ
レクサ５３を制御する。D0→MDR信号をセツト
する。 主メモリからマクロ命令を取出すとき、命令ア
ドレスは、命令アドレス・レジスタ１２へ転送さ
れて、論理回路５２の制御のもとにマルチプレク
サ５０及び５１を介して適当なメモリ・モジユー
ルへ向けられる。マクロ命令が取出されるメモ
リ・モジユールに従つて、論理回路５２は、D0
→MIR信号をその真または誤り状態へセツトして
適当なモジユールから命令を受けるようにマルチ
プレクサ５４を制御する。 マルチプレクサ５３及び５４のそれぞれは、２
つのメモリ・モジユールからのオペランドと命令
語にそれぞれ応答する２つの入力マルチプレクサ
を備えている。論理回路５２は、その語を要求し
たモジユールに従い、そしてその語がオペランド
または命令であつたかどうかに従つてマルチプレ
クサ５３及び５４のそれぞれに適当な制御信号を
与え、オペランドは、MDRRレジスタ１６にル
ート割当てされ、そしてマクロ命令はMIRレジス
タ１３にルート割当てされる。マルチプレクサ５
３とレジスタ１６の間に転送ゲート５７が挿入さ
れ、同時に転送ゲート５８がマルチプレクサ５４
とレジスタ１３の間に挿入される。転送ゲート５
７及び５８は、1108の主メモリの電子回路から
ACK信号によつてゲートを開かれる。 制御回路４１についてあとで検討するSTAT
（スタテイサイズ）MEMフリツプフロツプからの
STAT信号に応答して、レジスタ１３の中に蓄積
されたマクロ命令からのｆ、ｊ及びａフイールド
がスタテイサイザ・レジスタ５６の対応するフイ
ールドへ転送される。スタテイサイザ・レジスタ
５６からのｆ及びｊフイールドは、制御ストア３
６をアドレス指定するマイクロ命令からのNAT
フイールドとマルチプレクサ３９の中で結合され
る８−ビツト命令ベクトルを定めて、取出された
特定のマクロ命令をエミユレートマイクロ命令を
与える制御ストア・マイクロルーチンへベクトル
飛越しを与える。 スタテイサイザ・レジスタ５６からのｆ及びｊ
フイールドは、また命令状態テーブル３８にアド
レスを与えるために用いられる。あとで詳細に説
明するように、８−ビツト命令状態テーブルのア
ドレスA7〜A0は次のように与えられる。ｆフイ
ールド・ビツトF5、F4、F3〓78ならば、 A7A6A5A4A3A2A1A0 ０ Ｊ＊F5F4F3F2F1F0 ここでＪ＊＝J3∧J2∧J1である。 しかし、ｆフイールド・ビツトF5、F4、F3＝
78ならば A7A6A5A4A3A2A1A0 １ J3J2J1J0F2F1F0 IST３８に対するアドレス・フイールドA7〜
A0は、まだ命令ベクトル飛越しを与えるのに用
いられるベクトルを作ることが分かる。命令状態
テーブル３８は、256語長及び10ビツト巾の
PROMで、次の出力フイールドフオーマツトをも
つている。 IST出力フイールド ここでフイールドは次のように定義される。 GB GRSベース・アドレス−GBフイールド
は、局部処理装置２７へ適当なベース・アドレス
を与えてＡ、Ｘ及びＲレジスタが汎用レジスタ・
スタツク３２の中に置かれているGRS３２を表
９に従つて読書きする。 CB クラスベース−クラス・ベース・ベクト
ルは、次の表11に従つてXF＝01のとき用いられ
る。
【表】 FOS スタテイサイズに次の命令を取出す−
FOSフイールドは、デフアード（deferred）動作
制御テーブルからのスタテイサイズ・ビツトがセ
ツトされるとき、次のマクロ命令の取出しを開始
する。 SL 左へ桁送り−ISTテーブルからのSLフイ
ールドは、高速度シフタ３５を制御して、データ
をSL＝１であれば左、そしてSL＝０であれば右
へ桁送りさせる。 MC マスク制御−MCフイールドは、次の表
12に従つて桁送りされたオペランドをマスクする
情報を与える。
【表】 数。
書いてある要素と操作は、さらに以下に説明す
る。 IST３８からのクラス・ベース・フイールド
は、スタテイサイザ・レジスタ５６からの命令ベ
クトル、割込みベクトル、制御ストアからの
NAT及びNAFフイールドならびに判断点DP1〜
DP2と共にマルチプレクサ３９に与えられる。さ
らに制御入力DP0及びXFがマルチプレクサ３９
に加えられる。IST３８からのクラス・ベース・
フイールドは、５９のところにある静的変数ID1
と結合される。静的変数ID1は、処理装置状態レ
ジスタ・デジグネータD7とマクロ命令レジスタ
１３からのｉフイールドとの表４に示した論理組
合せである。静的変数IDiを行う論理は、制御回
路４１の中に含まれ、その結果は、IST３８から
のクラス・ベース・ベクトルと結合するため５９
に与えられる。１−ビツトID1変数は、４−ビツ
トクラス・ベース・ベクトルと結合されて、間接
アドレス指定のための独特のアドレスを作る。
DP0信号は、２つのアドレスNATとNAFのどち
らが次のマイクロ命令を取出すのに用いられるか
を選定して、NATが選択されると、XFは、ベク
トル飛越しを制御する。表１は、制御ストア３６
の中に次のマイクロ命令のアドレスを与える回路
３９の中で行われる種々のアドレスの組合せを表
わしている。さらに判断点１及び２はNATの２
つの最下位ビツトでそれぞれOR処理されて、４
方向ベクトル飛越しを作る。制御ストア３６への
アドレスは、アドレス・ラツチ６０を経て与えら
れる。 B4母線２９への入力は、命令アドレス・レジ
スタ１２及び２つの２入力マルチプレクサ６１と
６２から与えられる。B4母線ビツト７−４及び
３−０はそれぞれマルチプレクサ６１と６２によ
つて与えられ、一方B4母線ビツト17−８は、レ
ジスタ１２からの対応して番号をつけたビツトか
ら与えられる。レジスタ１２からのビツト７−４
は、第２の入力としてスタテイサイザ・レジスタ
５６からの４−ビツトｊフイールドを受けるマル
チプレクサ６１への入力として加えられる。レジ
スタ１２からのビツト３−０は、４−ビツトａフ
イードをスタテイサイザ・レジスタ５６から第２
の入力として受けるマルチプレクサ６２への入力
として加えられる。マイクロ命令語のP4部分か
らのBBSフイールド（第４図）はB4母線がｊ及
びａフイールド・ビツトまたは命令アドレス・レ
ジスタ１２からのビツト（表９）を受けるかどう
かを決めるマルチプレクサ６１と６２のための選
択信号を与える。 局部処理装置２７に関連する局部メモリ２８の
４−ビツトアドレスは、マルチプレクサ６３及び
６４ならびにマイクロ命令（第４図）のP4部分
からの４−ビツトLMAフイールドのビツト３か
ら与えられる。そのアドレスのビツト０−１は、
マルチプレクサ６３によつて与えられ、ビツト２
はマルチプレクサ６４によつて、そしてビツト３
はLMAフイールドから与えられる。マルチプレ
クサ６３への２−ビツト入力の１つは、LMAフ
イールドからのビツト０と１によつて与えられ、
それへの他の入力は、IST３８からの２−ビツト
GBフイールドによつて与えられる。マルチプレ
クサ６４への２つのビツトは、処理装置状態レジ
スタからのD6ビツトとLMAフイールドからのビ
ツト２とによつて与えられる。マルチプレクサ６
３及び６４の選択は、マイクロ命令語のP4部分
からのLMAフイールドに従つて行われる。従つ
てLMASは、メモリ２８へのアドレスが制御スト
アからのLMAフイールドによつて与えられる
か、表６に関してすでに検討したGBフイールド
と連結されたD6ビツトによつて与えられるどか
うかを選択する。 WLMAフイールドは、またアドレスを局部メ
モリ２８に次のように与えるのに用いられる。
LMAビツト３、マルチプレクサ６４の出力及び
マルチプレクサ６３の出力は、それぞれのAND
ゲート４４，４５及び４６への入力として加えら
れ、それらの出力は、連結されてORゲート４７
への４−ビツト入力を作る。ORゲート４７の出
力は、４−ビツト・アドレスを局部メモリ２８に
与える。上に述べた４−ビツトWLMAアドレス
フイールドがANDゲート４８を介してORゲート
４７への第２の入力として加えられる。従つて
ORゲート４７は、アドレス入力を前述のANDゲ
ート４４−４６か、またはANDゲート４８から
のWLMAアドレスフイールドのいずれからか局
部メモリ２８へ与える。書込み局部メモリ４フリ
ツプフロツプ４９は、局部メモリ２８に書込むた
めの適当なアドレスを与えるためにANDゲート
４４−４６またはANDゲート４８のいずれかの
ゲートを開ける。フリツプフロツプ４９は、それ
ぞれタイミングパルスt0及びt60によつてセツトさ
れたりリセツトされたりする。 第２図に関して前に述べたように、CPU１０
は、局部処理装置１７，１８及び１９を処理する
ためにオペランドとアドレスをシフタ３５を介し
てＢ母線２２へ選択的に向ける入力マルチプレク
サ３４を含んでいる。マルチプレクサ３４は、汎
用レジスタスタツク３２、Ｄ母線２３、メモリデ
ータレジスタ１６及びD4母線３０から入力を受
ける。マルチプレクサ３４の出力へ送るためにこ
れらの入力を選択するのはマルチプレクサ６５か
らの２−ビツト制御入力によつて行われる。マル
チプレクサ６５は、マイクロ命令のBISフイール
ドとあとで説明するようにデフアード動作制御メ
モリからロードされるBRGレジスタ６６とから
入力を受ける。マルチプレクサ６５への入力はマ
イクロ命令からのBRフイールドの制御のもとに
その出力へ選択的に加えられる。従つてＢ母線２
２へ加えるための源の選択は、直接マイクロプロ
グラムの制御を受けて行われるか、デフアード動
作として行われるかのいずれであつてもよい。 マルチプレクサ３４の出力は、マルチプレクサ
６４と６８によつて略図で示されている高速度シ
フタ３５の１次入力として加えられる。マルチプ
レクサ３４が36個の並列ビツトをシフタ３５に与
えることが分かる。マルチプレクサ６７と６８の
各々は、36個の８入力−１入力のマルチプレク
サ・セグメントを含み、レベル６７にあるマルチ
プレクサ・セグメントからの出力は、シフタ３５
を介して並列なデータ流れとして０から36までの
位置（環状）の制御桁送りを瞬間的に行うように
レベル６８におけるマルチプレクサの入力に接続
される。桁送りの大きさは、各レベルにあるマル
チプレクサ・セグメントの各々に同時入力選択制
御を与えるマルチプレクサ・レベル６７及び６８
への３−ビツト選択入力によつて制御される。桁
送りを行うための相互接続と制御の詳細はあとで
説明する。マルチプレクサ・レベル６８は、マク
ロ命令レジスタ１３のＵフイールドからのＵ＊入
力と共に汎用レジスタスタツク３２からのGRS
＊入力を受取る。これらの入力は、局部処理装置
１７，１８及び１９の中のアドレス計算のために
マルチプレクサ６８の中に加えられて並べられ
る。マルチプレクサ６７は、このほかに桁送り計
数レジスタ６９からの入力を受取つて、桁送り計
数値を局部処理装置によつて更新できるようにす
る。GRS＊及びＵ＊と共に桁送り制御レジスタ
６９からのシフタ３５への入力は、汎用の１〜36
ビツトの桁送りを受ける必要はないが、Ｂ母線へ
のシフタの出力の上で定まつた位置に並べられ
る。従つてそれらは、マルチプレクサ３４よりは
むしろマルチプレクサ６７及び６８に持込まれて
ハードウエアを少なくする可能性がある。 マルチプレクサ・レベル６７と６８の制御信号
は、桁送り−マスクアドレスRPOM７０によつて
与えられる。メモリ７０は、局部処理装置１７，
１８及び１９によつて行われるマスキング操作の
制御のためのアドレス情報を与えるためと、同時
にシフタ３５によつて行われる桁送りの大きさを
制御するためとに128個の12−ビツト語をもつて
いる。必要な操作を実行するためのメモリ・マツ
プは、あとで示す。メモリ７０は、入力がマイク
ロ制御ストア３６からのSFTフイールドの制御
を受けて「制御」に選択的に接続されている４入
力マルチプレクサ７１から７−ビツトアドレスを
受取る。説明書き「桁送りなし」によつて示され
たマルチプレクサへの入力の１つは、１つの語が
記憶されているメモリ７０への０アドレスを与
え、その語のビツトは、マルチプレクサ６７及び
６８の中に桁送り接続を行わない。「桁送りされ
なかつた入力」と書かれているマルチプレクサ７
１への別の入力は、前記Ｕ＊及びGRS＊のよう
な非桁送り入力に用いられる選択された一定アド
レスの小さなセツトに対するものである。この装
置は、より大きな入力マルチプレクサ３４を用い
る必要なしに追加のデータを入力するのに用いら
れる。代りにマルチプレクサ６７及び６８の中に
与えられた予備の入力が用いられる。この意味で
制御語は、適当なビツトをＢ母線２２へ要求通り
に向けるようにマルチプレクサ６７及び６８を制
御するためにメモリ７０に蓄積できる。 マルチプレクサ７１へのもう１つの入力は、
「桁送り」マクロ命令または正規化に用いる桁送
り計数レジスタ６９によつて与えられる。説明書
き「PER ｊ」によつて示されているマルチプレ
クサ７１への第４の入力は、ｊフイールドによつ
て定められた桁送りに用いるマクロ命令のｊフイ
ールドに連結された４分の１語ビツト（QW）を
与える。マルチプレクサ７１への入力は、10進定
数36をスタテイサイザ・レジスタ５６からｊフイ
ールドへ加える加算器７２によつて連結による４
分の１語ビツトがその結果に追加の10進定数６４
を加算する効果をもつている７３のところで行わ
れる。要素７２と７３によつて行われた結合は、
1108コンピユータに関してよく理解された方法と
理由で与えられる。 桁送り計数レジスタ６９は、７−ビツト・レジ
スタであり、最上位ビツトは、桁送りの方向を制
御し、残りのビツトは、メモリ７０に蓄積されア
ドレス指定された語を介して桁送りされた場所の
数を制御する。「桁送り」マクロ命令を行うと
き、レジスタ６９はその６つの最下位ビツトをデ
ータ母線２３からのビツト２５−２０から受取
り、最上位ビツトをSLフイールドが７４におい
て与えられる命令状態テーブル３８からのSLフ
イールドから受取る。上述のように命令状態テー
ブル３８によつて与えられたSLフイールドは、
１の状態にあるとき左桁送りを表し、０の状態に
あるとき右桁送りを表す単一ビツトを含んでい
る。 桁送り計数レジスタ６９は、またノルマライ
ザ・ヘルパ（NH）回路７５と関連して正規化す
るとき用いられたノルマライザ・ヘルパ回路は、
Ｄ母線２３からの36個のデータビツトに応答して
レジスタ６９へ７桁の桁送り計数を与える。ノル
マライザ・ヘルパ７５からの７つの出力ビツトの
最上位ビツトは、常に１にセツトされて、正規化
に必要な左桁送りを専ら行う。要素６９，７４及
び７５のさらに詳細は以下に説明する。 第２図について前述したように、CPU１０
は、１２８の36−ビツト・レジスタを含む汎用レ
ジスタ・スタツク３２を含んでいる。1108のＡ、
Ｘ及びＲレジスタは、レジスタ・スタツク３２の
中に含まれている。スタツク３２のレジスタは、
ORゲート構成７６によつて与えられる７−ビツ
ト・アドレスによつてアドレス指定される。前述
のように、データは、Ｄ母線２３からアドレス指
定されたレジスタに書込まれ、それからＢ母線入
力マルチプレクサ３４とシフタ・マルチプレクサ
６８とに読出される。GRS３２に対しては４つ
のアドレス源があり、そのうちの３つは３つの７
−ビツトレジスタRAR１，BAR２及びBAR３か
ら成るレジスタ・アドレス・レジスタ３３によつ
て与えられる。４番目のアドレスは、以下に説明
する方法で95において連結されたD6ビツトをも
つたマクロ命令レジスタ１３からのｘフイールド
によつて与えられる。D6ビツトは、前述のPSR
レジスタからの1108デジグネータ・ビツトのうち
の１つであり、CPU１０において制御回路４１
の中の個別フリツプフロツプによつて与えられ
る。４つのアドレスは、GRS「読出し」アドレ
ス・マルチプレクサ７７とGRS「書込み」マル
チプレクサ７８とに入力として加えられる。制御
ストア３６からのGRA及びGWAフイールドは、
選択入力としてマルチプレクサ７７と７８へそれ
ぞれ加えられる。さらにあとで述べるタイミング
信号t0とt50に応答する書込み許可フリツプフロツ
プ７９は、マルチプレクサ７７及び７８のチツプ
使用可能入力へ制御信号を加えてGRSの書込
み・読出し操作に対するタイミングを与える。 以下にさらに説明するように、CPU１０は100
ナノ秒のマイクロサイクルで動作し、タイミン
グ・ストローブは、10ナノ秒毎に与えられ、スト
ローブは、t0−t90と書いてある。従つてt0におい
て書込み許可フリツプフロツプ７９がセツトさ
れ、t50においてそれがリセツトされることが分
る。従つてマイクロサイクルの前半の間マルチプ
レクサ７８は書込みのためにゲートを開けられ、
マイクロサイクルの後半の間マルチプレクサ７７
が読出しのためにゲートを開けられる。従つてマ
イクロ命令語からのGRA及びGWAフイールドに
従つて、４つの入力アドレスのうちの１つがマイ
クロサイクルの前半の間にGWAフイールドによ
つて選択され、ORゲート７６を通して伝送され
てGRS３２を書込みのためにアドレス指定す
る。マイクロサイクルの後半の間に、４つの入力
アドレスのうちの１つがGRAフイールドによつ
て選択され、ORゲート７６を介して伝送されて
GRS３２を読出しのためにアドレス指定する。
RAR１は、通常マクロ命令のａフイールドによ
つて指示されたレジスタの絶対アドレスをもつて
おり、その値は、一般に局部処理装置２７による
マクロ命令のエミユレーシヨンの始め頃に計算さ
れる。RAR１レジスタはこのアドレスD4母線３
０からの７つの最下位ビツトから受取る。RAR
２レジスタは、通常1108 ２倍精度命令のための
アドレスAa＋１を含むために用いられ、このア
ドレス情報をD4母線３０の７つの最下位ビツト
から受取る。レジスタRAR３は、通常1108アド
レス指定に従つて「隠された」メモリであるマク
ロ命令のＵフイールドによつて与えられたGRS
アドレスを含む。局部処理装置１７，１８及び１
９のどれもが40−ビツト巾のＤ母線２３の左20個
のビツトのうちの右の７つから取られるRAR３
へこのアドレス情報を与えるように計算できる。
第４番目のアドレス源は、マクロ命令レジスタ１
３から直接にD6ビツトと連結したｘフイールド
によつて与えられる。D6はｘレジスタが利用者
の状態にあるか監視状態にあるかどうかを1108に
おいて用いられたのと同じ方法で決める。1108に
よつて選ばれた境界のためにD6ビツトは以下に
述べる方法で結合できるにすぎない。 GRSに対するアドレス指定は、概略的に表３
及び９に関して上述され、それらの表からベー
ス・アドレスの計算は、ISTメモリ３８からの
GBフイールドに応答して局部処理装置２７によ
つて行われ、その結果が制御ストア３６の中のマ
イクロ命令にあるGRA及びGWAフイールドによ
つて向きを決められたレジスタアドレスレジスタ
３３に与えられることが分かる。 前に述べたように、CPU１０は、それぞれ関
連の局部メモリ２４，２５及び２６をもつている
P1、P2及びP3として書かれた局部処理装置１
７，１８及び１９を含んでいる。局部メモリ２
４，２５及び２６はそれぞれ64語長と40ビツト巾
である。局部メモリ２４、６−ビツト３入力マル
チプレクサ８０によつてアドレス指定され、そこ
では入力が表５について前述した制御ストア３６
から与えられ処理装置P1に関連した局部制御フ
イールドからのLMASフイールドによつて選択さ
れる。マルチプレクサ８０への入力の１つは、処
理装置P1に関連した局部制御フイールドからの
LMAフイールドによつて与えられ、それによつ
て局部メモリ２４をマイクロプログラム制御のも
とに直接にアドレス指定できる。マルチプレクサ
８０への第２の入力は、制御回路４１の中のデフ
アード動作制御テーブルに制御されてＤ母線２３
の６つの最下位ビツトからロードされる局部メモ
リ・アドレス・レジスタ（LMAR）８１から与
えられる。従つてあとで説明するように、局部メ
モリ２４をデフアード動作に従つてアドレス指定
できる。マルチプレクサ８０への第３の入力は局
部処理装置計算において用いられるマスクを蓄積
するために用いられる局部メモリ２４の中の36の
場所をアドレス指定する桁送りマスクアドレス
PROM７０から与えられる。 局部メモリ２４からのアドレス指定された語
は、局部処理装置１７のＡポートへ40−ビツト入
力を与えるラツチレジスタ８３へ補数演算器８２
を介して加えられる。補数演算器８２は、それへ
の入力LMAS、MC及びSEに従つて局部メモリ２
４からアドレス指定された語をＡレジスタ８３へ
補数演算されない形か相補演算された形かのいず
れかで伝送する。制御フイールドLMASは、制御
ストア３６から、フイールドMCは命令状態テー
ブル３８から、そしてフイールドSEは表４につ
いて前に示した制御回路４１の中の関連の静的変
数フリツプフロツプから与えられる。補数演算器
８２の詳しい制御はのちに述べる。局部処理装置
１７のＡポートが内部ラツチを備えていないので
Ａレジスタ８３によつて与えられるラツチが必要
である。局部処理装置１７へのＢポートはそのた
めに設けられている。補数演算器８２の選択的補
数演算制御は、桁送り・マスクアドレスPROM７
０に制御される局部メモリ２４からマスクを引出
すのに主に用いられて、36個のマスクがその補数
とともに表５及び12に関して前に示したように局
部メモリ２４から選択的に与えられる。 局部処理装置１７の入力、出力、算術論理関数
制御は16個の関数ビツトS0〜S15によつて与えら
れる。あとで詳細に述べるように、局部処理装置
１７は、約67の関数の有用なレパートリをもち、
16−ビツト関数コードは、セミ・マスタ・ビツト
化された方法を用いて関数を選択する。16個の関
数ビツトのうちの14、すなわちS0〜3、5〜7、
9〜15は、関数ラツチ８５を経て２入力マルチプ
レクサ８４から与えられる。マルチプレクサ８４
への２つの入力は、制御ストア３６から局部処理
装置P1に関連するマイクロ制御語の一部のLPFT
及びLPFFフイールドによつて与えられる。これ
らの関数制御フイールドの選択は、判断論理回路
４０の判断点３からマルチプレクサ８４への選択
入力によつて与えられる。従つてDP3の状態に従
つて、LPFTによつて呼出された関数または
LPFFによつて呼出された関数のいずれかがあと
で述べるCPU１０に対する制御装置に従つて局
部処理装置１７によつて行われる。 局部処理装置１７のS8関数ビツトは、局部処理
装置累算器のＤポートへの出力を制御する。S8関
数ビツトはS8関数ラツチ８７を経て累算器出力制
御マルチプレクサ８６から与えられる。P1処理
装置に関連するマイクロ制御語の一部のOUTフ
イールドの２つのビツトは、それぞれマルチプレ
クサ８６への２つの入力に加えられ、その間の選
択は判断論理回路４０の判断点７の信号によつて
行われる。行われた特定の出力制御が表８に関し
て前に書かれている。あとで明らかにされる理由
で、S4関数ビツトによつて制御される局部処理装
置の関数は、CPU１０の操作に用いられない
で、その関数は、S4入力へ持久「１」を加えるこ
とによつて止められる。構成要素８０，８２〜８
７は便宜のためにブロツク８８と書かれている。 ブロツク８８′は、局部処理装置１８及び局部
メモリ２５と関連しており、ブロツク８８″は局
部処理装置１９及び局部メモリ２６と関連してい
る。ブロツク８８′及び８８″は、制御ストア３６
からの適切に結びつけられた局部制御フイールド
がそれに加えられることを除けば、ブロツク８８
と同じである。局部メモリ・アドレス・レジスタ
８１及び桁送り−マスク・アドレスPROM７０
は、ブロツク８８について述べたのと同じ理由で
ブロツク８８′及び８８″へ入力を与える。 関連の局部メモリ２８をもつた局部処理装置２
７は、処理装置１７，１８及び１９とはやや異つ
た構成をしている。局部メモリ２８のアドレス指
定は、ブロツク６３と６４に関して前に説明し
た。局部処理装置２７は処理装置１７について前
に述べたと同じように16個の関数ビツトS0〜S15
を用いる。関数ビツトS0〜3、5〜7、9〜15は、関
数ラツチ９０を経て関数選択マルチプレクサ８９
から並列に与えられる。マルチプレクサ８９への
２つの入力は、第４図について前述したように
P4処理装置に関連するマイクロ制御語の一部か
らの局部処理装置機能フイールドLPFT及び
LPFFによつて制御ストア３６から与えられる。
LPFTとLPFFとの間の選択は判断論理回路４０
の判断点６によつて行われる。処理装置２７の桁
上げイン（ＣIN）は、関数ビツトとして扱われ
て、マルチプレクサ８９の関数ビツト出力のうち
の１つから与えられる。S8入力は処理装置２７が
専ら入力を与える専用D4母線３０を用いるの
で、「１」入力によつて常に使用可能にされてい
る。処理装置２７へのS4入力は、処理装置１７に
ついて前述した方法と理由で常に使用不能にされ
ている。 局部処理装置１７，１８，１９及び２７の各々
はマイクロ処理装置用のLSIチツプで作られるの
が好ましい。特に、モトロラ10800 ４−ビツト・
スライスALUを選択して実現した。このALUス
ライスの詳細な使用法は、モトロラ半導体プロダ
クツ社から入手できる「M10800−高性能MECL
LSI処理装置フアミリ」という題の出版物によつ
て知ることができる。ここで用いられた用語、す
なわちＡ母線、Ｂ母線及びＤ母線は、モトロラの
用語のＡ母線、Ｏ母線及びＩ母線にそれぞれ相当
する。 次に第６図について述べると、局部処理装置１
７，１８，１９及び２７を実現するのに用いられ
たALUスライスの略ブロツク線図がCPU１０に
用いられる構成要素とパスを書いて示してある。
Ａレジスタ８３（第５図）からＡポートへの入力
は、チツプのALU１０１及びマスク回路網１０
２へ加えられる出力を有するマルチプレクサ１０
０への入力として加えられる。マスク回路網１０
２へのもう１つの入力は、各マイクロサイクルの
始めにＢ母線２２（第５図）からの値をラツチす
るのに用いられるＢ母線ラツチ１０３から与えら
れる。マスク回路網１０２の出力及びラツチ１０
３の出力はALUブロツク１０１へ入力を与え
る。ALU１０１は、桁上げイン信号と同様に前
述した16個の機能選択ビツトS0〜S15を受取る。
ALU１０１は、また桁上げ生成(G)、桁上げ伝搬
（Ｐ）及び桁あふれと桁上げアウトの信号を与え
る。 ALU１０１からの出力は処理装置の出力Ｄポ
ートへの値を与える出力を有するマイクロ累算器
１０５（αと書く）へ加えられる出力を有する１
−ビツト・シフタ１０４へ加えられる。累算器１
０５の出力は、またＡ母線マルチプレクサ１０
０、Ｂ母線ラツチ１０３及びALU１０１への入
力として加えられる。シフタ１０４は、最下位ビ
ツト（LSB）用の２方向性ポートと最上位ビツト
（MSB）用の２方向性ポートとを含み、またシフ
タを通して伝送されるビツトがすべて０のとき指
示を与えるCPU１０の中の動的変数として用い
られるゼロ検出出力を与える。 第６図に示されたチツプは、プール代数関数、
２進数演算及びデータルート割当て機能のセツト
を与え、約67の関数のレパートリをもつている。
上述のように各関数は、セミ・マスタビツト化さ
れた入力S0〜S15によつて選択される。前述のよ
うに、Ｄポート出力をＤ母線２３への布線OR出
力を可能にする関数ビツトS8によつて止めること
ができる。基本演算レパートリは加算、減算、補
数、及び１ビツト桁送りであり、基本論理レパー
トリはAND、OR、排他的論理和及びNOTであ
る。さらに、このチツプは、マスク回路網１０２
を用いる同じマイクロサイクルの中の算術関数を
伴うプール代数関数を行うことができる。シフタ
１０４は、１−ビツト桁送り１サイクルに拘束さ
れるので、第２及び５図に関して説明した高速度
シフタ３５が用いられる。Ｂ母線２２のデータ
は、各マイクロサイクルの始めにＢ母線ラツチ１
０３においてラツチされ、最後の操作の結果がサ
イクルの終りに累算器１０５においてラツチされ
る。チツプのＡポート用の内部ラツチがないの
で、外部Ａレジスタ８３がこの能力を与えるため
に用いられる。チツプの構造と動作の詳細と共に
その完全なレパートリは前記モトロラの仕様書に
書かれている。 用いられたチツプは、それぞれ４−ビツト巾で
ありデータの流れと並列にスライスされる。チツ
プは、処理装置１７，１８及び１９に必要な40−
ビツトに拡張され、また回路を並列に接続するこ
とによつて処理装置２７に必要な20−ビツトに拡
張される。特別には、局部処理装置１７，１８及
び１９を作るときには、第６図に示すような10個
の４−ビツト巾チツプが40−ビツト巾のＡ母線レ
ジスタ８３、Ｂ母線２２及びＤ母線２３にそれぞ
れ並列に接続されてできた40−ビツト巾のＡ、
Ｂ、及びＤポートと共に用いられる。局部処理装
置２７は、20−ビツト巾のメモリ２８、B4母線
２９及びD4母線３０にそれぞれ並列に接続され
て得られた20−ビツト巾のＡ、Ｂ、及びＤポート
をもつたそのような５つのチツプから成つてい
る。局部処理装置１７，１８，１９及び２７の
各々に対して、関数制御ビツトS0〜S15は、処理
装置を構成するすべてのチツプに並列に加えられ
る。１つの処理装置の中のチツプのすべてに対す
るシフタ回路１０４は、次に高い順序のチツプの
LSBに接続されたチツプのMSBシフタの出力と
共に互いに直列に接続されている。１つの処理装
置を構成するチツプのゼロ検出出力は、表４に関
して前述したように、処理装置にゼロ検出動的変
数を与えるように一緒にAND処理をされる。処
理装置１７，１８，１９及び２７の各々の最上位
チツプからの桁あふれ出力は、以下に述べる判断
論理回路への変数として判断論理回路４０への出
力を与える。 前述のように局部処理装置１７，１８及び１９
の各々を構成する10個の４−ビツト・チツプは、
36−ビツト・モードで相互接続されて用いられる
か、２つの20−ビツト処理装置として２×20ビツ
トモードで用いることができる。生成(G)、伝搬
（Ｐ）、桁上げイン導線及び桁上げアウト導線の桁
上げ先廻り制御回路への接続は、局部処理装置の
構成制御に関して以下に述べる。計算された18−
ビツトまたは36−ビツトのいずかの符号の指示
は、普通の方法で累算器からの適当な符号桁に接
続することによつて与えられる。 前述のように、制御ストア３６のマイクロ制御
語のDACT及びDACFフイールドは、判断点11に
従つて制御回路４１の中のデフアード動作制御テ
ーブルにアドレスを与えて、グローバル・デフア
ード動作の実行を制御する。次に第７図を参照す
ると、デフアード動作制御テーブル１０６が示さ
れている。このデフアード動作制御テーブル１０
６は、DACT及びDACFに従つてアドレス指定さ
れた複数の語を記憶するメモリを含み、それのビ
ツトは、実行されるべき動作のマスタビツト化リ
ストを与える。例えば、メモリ１０６は、各ビツ
トが特定の動作を制御する21ビツトから成る24語
を含んでいる。メモリ１０６からのビツト出力
は、適当な制御回路に接続されてビツトの状態に
従つて示された動作を行う。例えば、動作Ｐ→
IARを制御するビツト０は、メモリ１０６のビツ
ト０出力をレジスタ１２のストローブ入力へ接続
することによつてプログラム計数器３１の内容を
命令アドレスレジスタ１２へ転送するのを制御す
る。従つてある語がメモリリ１０６の中でDP11
の制御によつて選択的にアドレスDACTまたは
DACFのいずれかにアドレス指定されるとき、そ
の語のビツト０が１にセツトされれば、Ｐ→IAR
転送が起り、そうでなければその転送は起らな
い。同様にして、メモリ１０６の他のビツトがリ
ストに上げられた特定の動作によつて指示された
構成要素へ接続されて、それに関連したデフアー
ド動作を制御する。制御の接続の詳細はあとで述
べる。このようにして２つの制御ストア・フイー
ルドDACT及びDACFは、マイクロ命令に対して
特定のデフアード動作選択を規定する。テーブル
１０６は、必要なデフアード動作の各組合せに対
して１つの語を含む。幾つかのビツトがメモリか
ら読出された語の中にセツトされると幾つかのデ
フアード動作が同時に起る。 DACTフイールドによつてアドレス指定された
メモリ１０６の中の語が用いられるか、DACFに
よつてアドレス指定された語が用いられるかどう
かに関する選択は、DP11の状態によつて制御さ
れる。この選択は、メモリからの対応するビツト
がDP11に従つて制御される装置でゲートされる
２つの同一のメモリ、すなわちDACTによつてア
ドレス指定されたものとDACFによつてアドレス
指定されたものを用いて行われる。例えばDACT
及びDACFの両方からのBRG BIT ０ビツトが
BRGレジスタ６６の最下位段に接続されて、ど
ちらかのメモリからのビツトがDP11の制御を受
けてその段にロードされる。デフアード動作の選
択的制御についての詳細については以下に述べ
る。 行われるデフアード動作を規定する殆んどの呼
び名は、第５図に関してすでに説明したレジスタ
とラツチに関係がある。例えばＤ→IARは、Ｄ母
線２３の上の値を命令アドレス・レジスタ１２に
おくことを制御する。STORE OP動作は、
MDRWレジスタ１５の中のオペランドをオペラ
ンド・アドレス・レジスタ（OAR）１４の中の
アドレスで主メモリに記憶することを制御する。
FETCH NI命令は、IARレジスタ１２の中のア
ドレスにある次のマクロ命令をMIRレジスタ１３
に取出させる。LOAD BRG、BRG BIT ０及び
BRG BIT １動作は、メモリ１０６のビツト11及
び12によつて与えられたビツトでBRGレジスタ
６６のローデイングを制御する。STATICUZE
動作は、STAT MEMという制御回路４１の中の
ラツチをセツトする。STAT MEMラツチの出力
は、スタテイサイザ・レジスタ５６にSTAT信号
を与える。D0及びD1の表示は、表４について前
述した静的変数に関係し、Ｄ→GRS（Ｒ）及び
Ｄ→GRS(L)動作は、Ｄ母線２３から汎用レジス
タスタツク３２の選択されたレジスタの右側また
は左側をそれぞれロードするのに用いられ、左側
(L)はＤ母線２３の左から数えた20ビツトをいい、
また右側（Ｒ）はその右から数えた20ビツトをい
う、ということを注意しなければならない。 テーブルで駆動される判断論理回路 第４図に関して述べたように、CPU１０は、
コンピユータの条件付き制御に備えるようになさ
れる複数の判断を必要とする。判断論理回路（第
２及び５図）は、12個の判断点DP0〜DP11を与
えて第８及び９図について以下に述べるような方
法で必要な制御を行う。判断点と第４図に示され
たマイクロ制御フイールドとの間の関係は、前述
したもので、判断点の２進状態が選択を決める。
簡単に述べると、（第９図参照） PD0は、JDSによつて選択された機能に従つて
アドレスNATかNAFのいずれかを選択すること
によつて実分岐を制御する。JDSにおいては、ア
ドレスNATがクラスベース、命令及び割込みベ
クトルに関してXFフイールドの制御を受けてベ
クトル飛び越しを行うように修飾される。 DP1及びDP2は、アドレスNATの最下位ビツト
でそれぞれOR処理されて４方向条件付きベクト
ル分岐を行う。DP1及びDP2を与える論理関数
は、それぞれVDS0及びVDS1によつて選択され
る。 DP3−DP6はそれぞれの処理装置P1−P4に対す
るLPFT及びLPFF関数制御フイールドの間をそ
れぞれPDSフイールドによつて選択された論理関
数に従つて選択する。これらの判断点はあとで述
べる方法でCPU１０の仮想分岐を制御する。 DP7−DP10は、それぞれの局部処理装置P1、
P2、P3及びP4にそれぞれのDDSフイールドによ
つて選択された論理関数に従つてデフアード動作
条件付き制御を与える。これらの判断点は、
OUT、WLM、WLMA及びSCSに関連して用いら
れ、局部処理装置P1、P2及びP3の累算器の内容
をデータ母線２３に条件付きでおき、局部メモリ
２４，２５，２６及び２８に書込み、そして表４
に関して前述したように静的制御変数SC1〜SC7
をセツトする。 DP11は、DACTアドレスとDACFアドレスと
の間をDADSフイールドによつて選択された論理
関数に従つて第７図のデフアード動作制御テーブ
ルに選択することによつてグローバル・デフアー
ド動作を制御する。 このようにして上に書いた判断は、選択された
論理関数に従つて判断点の２進状態によつて行わ
れる。CPU１０は、論理関数への入力として選
択的に加えられる24個の静的変数と16個の動的変
数を用い、その変数は前記表４に書かれている。
静的変数は、マイクロサイクルのスタートの前に
存在し、数マイクロサイクルが終つたのちも存在
することのある値をもつている。動的変数は、１
マイクロサイクルの間に100ナノ秒サイクルのt67
の付近において計算され、判断点が必要とする値
をほぼt95までに得る。一般的にはCPU１０の論
理関数は、それに永久電子回路の形で与えられた
必要な変数をもつたランダム論理として遂行でき
るであろう。 ハードウエアの経済に加えて融通性を達成する
ために、判断論理回路４０の論理関数が論理関数
コンピユータと書かれたメモリに関数の真理値表
を記憶し、変数の値を入力してメモリのアドレス
導線に加えることによつて適当な真理値表エント
リをルツクアツプすることによつて計算される。
次にメモリ出力が関連の判断点ヘルート割当てさ
れる。例えば、静的変数SV1及び動的変数DV1の
排他的論理和を計算することが望まれる場合、こ
の論理関数に対する真理値表は SV1 DV1 Ｆ ０ ０ ０ ０ １ １ １ ０ １ １ １ ０ である。ここでＦ＝SV1・1＋1・DV1であ
る。従つてこのテーブルは、４語×１ビツトメモ
リの中に蓄積できそのメモリの内容は アドレス 内 容 00 ０ 01 １ 10 １ 11 ０ となるようにする。従つて変数SV1とDV1がメモ
リのアドレス導線に加えられるとき、出力導線の
値は、関数Ｆの値である。このような多くの真理
値表が制御変数に接続した下位のアドレス導線と
計算される関数を選択するのに用いられる制御ス
トアフイールドに接続した上位アドレス導線とで
単一のメモリの中に記憶される。 静的変数は、マイクロサイクルの始めで利用で
き、動的変数は、マイクロサイクルの終りごろだ
けに利用できるので、判断論理回路４０の速さ
は、前に述べた１ビツトより巾広くなるようにメ
モリの中の論理関数に対する真理値表を折返すこ
とによつて大きくすることができる。次にメモリ
語の読出しを、静的変数によつてアドレス指定さ
れた語の読出されたビツト間の選択を動的変数に
よつて行つて、静的変数にのみ関係させて行うこ
とができる。従つて上に示した例においてメモリ
の内容は次の通りになる。
【表】 それ故静的変数に従つてメモリを読み出すこと
は、２ビツトの情報を作り、動的変数は、２ビツ
トの中のどちらが正しいものであるかを選択する
のに用いられる。これによつて動的変数が利用で
きる前にメモリを読出すことができるので、動的
変数の計算とメモリの読出しをオーバラツプさせ
て判断回路網の速さを大きくする。 第８ａ〜ｂ図から成る第８図について説明する
と、CPU１０の中に用いられる判断論理回路４
０が示されている。装置全体に展開される24の静
的変数が24ビツトのバツフア１１０の中に集めら
れているとして表わされており、ここでは各ビツ
トが関連の静的変数の現在の状態を与える。同様
にしてCPU１０に用いられる16個の動的変数
は、16ビツトバツフア１１１の中に集められたも
のとして表わされている。バツフア１１０からの
24の出力は、それぞれ16の出力をもつた６群に配
置されて静的変数セレクタとして用いられる６つ
の１−オブ−16マルチプレクサ１１２への入力と
して加えられる。マルチ１１２の各々に入れられ
る16の静的変数入力の群が配置され、それによつ
て各静的変数が１つ以上のマルチプレクサに加え
られる変数の中の幾つかと一緒に便宜上その変数
の使用法に従つてマルチプレクサの少なくとも１
つに入力として加えられる。それぞれのマルチプ
レクサ１１２へのビツト選択入力は、マイクロ命
令の静的変数選択フイールドSV0〜SV5によつて
与えられる。従つて４−ビツト選択フイールド
SV0〜SV5は、バツフア１１０から与えられた24
の静的変数から選択された６つの静的変数SV0〜
SV5を各マイクロサイクルの間に与える。 同様に、バツフア１１１からの16個の動的変数
は、動的変数セレクタとして用いられる６つの１
−オブ−16マルチプレクサ１１３への入力として
与えられる。マルチプレクサ１１３への４−ビツ
ト選択入力は、それぞれマイクロ命令からの動的
変数選択フイールドDV0〜DV5を受けるように結
合される。従つて各マイクロサイクルの間に動的
変数選択フイールドは、バツフア１１２によつて
与えられた16の動的変数から６つの動的変数DV0
〜DV5を選択し装置に用いられる論理関数への入
力として加える。 判断論理回路４０は、LFC0〜LFC5と書いた
６つの論理関数コンピユータ１１４を含んでい
る。論理関数コンピユータ１１４の各々は、64語
×４−ビツト／語のメモリを含み、２つの静的変
数と２つの動的変数から成る４変数の16個の論理
関数を記憶する。従つて論理関数コンピユータ１
１４の各々をアドレス指定することは、６−ビツ
トアドレス入力を必要とする。４つの最上位アド
レス入力は、16個の記憶された論理関数の中の必
要な１つを選択するのに用いられ、６つの論理関
数コンピユータLFC0〜LFC5への４つのアドレ
ス入力は、マイクロ命令の論理関数コンピユータ
制御フイールドLFC0〜LFC5からそれぞれ与え
られる。静的変数セレクタ１１２から与えられた
静的変数SV0〜SV5は、融通性をもたせるために
論理関数コンピユータ１１４の２つの異なるアド
レス入力へ接続されている静的変数セレクタ１１
２の各々の出力で論理関数コンピユータ１１４の
２つの最下位アドレス入力ビツトへ図示のように
接続されている。従つて論理関数コンピユータ
LFC0〜LFC5の各々は、論理関数選択フイール
ドLFCによつて選択された論理関数に２つの選
択された静的変数SVを適用した結果を表わす４
−ビツト出力を与える。論理関数コンピユータか
らの出力ビツトの各々は、２桁の記号によつて識
別され、最初の桁は、特定の論理関数コンピユー
タを表わし、２番目の桁は出力のビツト番号を表
わす。 第８図を参照して、論理関数コンピユータ１１
４からの出力は、マイクロ制御語からの選択ビツ
トと選択された動的変数とに応答して判断点DP0
〜DP11をそれぞれ与える12の判断・関数値セレ
クタ１１５〜１２６（第８ａ図に示す）に加えら
れる。判断・関数値セレクタ１１５は、論理関数
コンピユータ１１４の中の４つから入力を受取る
４つの１−オブ−４マルチプレクサを含む判断セ
レクタ１２７で構成されている。マルチプレクサ
１２７の入力はマイクロ制御語の２−ビツトJDS
フイールドによつて共通に選択される。説明書き
によつて示されているように、マルチプレクサ１
２７の各々に対応する入力は論理関数コンピユー
タ１１４の中の１つの４つの出力ビツトによつて
与えられる。従つて判断セレクタ１２７は、JDS
フイールドの値に基づいて選択をする論理関数コ
ンピユータLFC0〜LFC5からの出力を受取る。 選択された論理関数コンピユータからの４−ビ
ツトは１−オブ−４マルチプレクサで構成される
関数値セレクタ１２８へ入力として加えられ、そ
の出力は判断点０を与える。マルチプレクサ１２
８への４入力の選択は、動的変数セレタタ１１３
からの動的変数DV0及びDV4によつて与えられ
る。従つて論理関数コンピユータLFC0〜LFC3
の中の選択された静的変数に従つて与えられる１
つの出力は、JDSフイールドによつて選択され、
そして次に、判断点０の最後の値が選択された動
的変数によつて定められる。従つて判断・関数値
セレクタ１１５は、JDSフイールドに応答して
CPU１０の実分岐を制御する判断点０の値を与
える。 同様にして、残りの判断点DP1〜DP11の値は
これらのフイールド及び判断点に関して前述した
判断の制御能力を与えるために説明書きによつて
示されたマイクロ制御語フイールドの制御を受け
て定められる。これらのフイールドと判断点との
利用のさらに詳細は以下に述べる。 判断論理回路４０の動作の例として２つの静的
変数Ｓ及びＴと２つの動的変数Ｄ及びＥとをもつ
た状況を考える。要求された関数がＦ＝（Ｓ∨
Ｔ）∧（Ｄ∨Ｅ）であり、この関数がLFC3によ
つて計算された第３の関数として記憶される場
合、LFC3PROMは次の内容をもつ：
【表】 Ｓビツト及びＴビツトは、メモリの下位アドレ
スビツトである。従つてＳ＝１及びＴ＝０なら
ば、メモリの出力は0111となる。次にＤビツトと
Ｅビツトとがどんな値（１または０）が判断点で
得られるかを制御する。ＤまたはＥのいずれかが
１であれば、「１」の判断点へゲートされる。Ｄ
とＥの両方が０であれば、「０」が判断点にゲー
トされる。４つの入力変数と与えられた関数の通
常の真理値表の表示の中の16行に対応する16のセ
ルが表の中にある。従つてメモリは、関数と静的
変数に従つてアドレス指定されるが、論理関数コ
ンピユータPROMからの語が利用できるとき動的
変数を最後のゲーテイング過程の間計算できるこ
とが分かる。 ２進１も２進０もCPU１０の中の変数として
は、与えらないことが分かるであろう。しかし論
理関数コンピユータ１１４は、４より少ない変数
が論理関数の計算に用いられる場合、「ドントケ
ア（don′t care）」状態を可能にするようにコー
ド化できる。例えば関数Ｆ＝Ｓ∧Ｄを計算するこ
とが望まれる場合、この関数を与えるために用い
られたPROMを次のように構成できる。
【表】 このようにしてこの関数は、変数Ｔ及びＥを無
視した２入力ANDである。DP1及びDP2（計算さ
れたベクトル飛越しビツト）に対する判断セレク
タは、論理関数コンピユータを利用することを避
けて、原始的ではあるが共通に用いられる関数を
与えるために入力として利用できる論理０をもつ
ている。論理０は、DP1及びDP2をそれぞれ与え
る判断・関数値セレクタ１１６及び１１７の各々
にゆく第４の入力ライン１２９（8a）を通して与
えられる。 判断論理回路４０は、静的変数に従つて論理関
数をまず選択し、次に動的変数を用いて論理関数
出力値をゲーテイングすることに関して説明され
たが、判断論理回路４０はその代りに１−ビツト
巾のPROMを用いる論理関数コンピユータのアド
レス指定を行うために静的及び動的変数を利用す
ることによつて実行されることがある。前に述べ
た装置はしかし与えられた速度の利点のために好
まれる。 多次元判断と制御 第４図について図で示し説明したマイクロ命令
フオーマツトの制御を受けているCPU１０は、
各マイクロサイクルの間に３つの異なる種類の判
断をする能力をもつている。CPU１０は実分
岐、仮想分岐及び条件付きデフアード動作を行う
能力をもつている。 実分岐においてはJDSによつて定められたDP0
は、取出されて実行される次のマイクロ命令のア
ドレスとしてNATまたはNAFのどちらかを選択
する。NAFが選択される場合、そのアドレスは
次のサイクルの間制御ストア３６へのアドレスと
して修飾なしに用いられる。NATが選択される
と、ベクトル飛越しを行うためにそれぞれVDS0
及びVDS1によつて選ばれたDP1及びDP2によつ
て修飾された２つの下位のビツトをもつことがで
きる。なおNATは、表１について前述したXFフ
イールドの内容に従うベクトルで修飾されること
がある。 CPU１０はまた局部処理装置１７，１８，１
９及び２７に対してDP3〜DP6が局部処理装置に
関連するLPFTまたはLPFFフイールドのいずれ
かを選択して、それの動作を制御する関数ビツト
を与えるところの仮想分岐を行う能力をもつてい
る。DP3〜DP6判断は関連のPDSフイールドの制
御のもとに行われる。仮想分岐能力は、そうでな
ければ必要になる多くの実分岐を取る必要をなく
す。あとで述べる３手段マイクロ命令オーバラツ
プのために実分岐を避けることが望ましい。３手
段マイクロ命令オーバラツプは、マイクロ命令取
出しがマイクロ命令実行とオーバラツプするの
で、実分岐を行うときマイクロサイクルをむだに
する可能性がある。従つて実行された命令は、あ
る分岐がとられるべきであるが、次のマイクロ命
令がすでに取出されていてそれが実行されなけれ
ばならないことを示す条件を計算できる。仮想分
岐能力は、２つの異なるパスを１つの命令にコー
ド化でき、従つて実分岐がとられた場合の１サイ
クルをむだにしないですむようにする。従つて仮
想分岐は、２つの可能な機能のうちの１つを実行
する能力を各局部処理装置にサイクルｎ−１で得
たばかりの演算結果に基づいたマイクロサイクル
ｎの間に与える。従つてCPU１０は、１つのマ
イクロ命令サブルーチンを付随の時間損失をもつ
た実分岐の必要なしい効果的に条件付きで実行す
る能力を与えられる。仮想分岐能力は、それによ
つて行われたエミユレーシヨンが相当量の判断を
行うことを含むのでCPU１０の速度にかなり寄
与する。 CPU１０は、またデータ、計算された変数及
び主メモリ１１への出入りに加えて装置の中での
条件のルート割当てを条件付きで制御することに
よつて行う条件付きデフアード動作の能力をもつ
ている。このルート割当ては、それを指定したマ
イクロ命令を実行したサイクルで次ぐマイクロサ
イクルの中で起るのでデフアード動作と呼んでい
る。前述のように、DDSフイールドによつて制
御される局部処理装置１７，１８，１９及び２７
に関連した局部デフアード動作がある。すなわ
ち、局部デフアード動作制御は、選択された局部
処理装置の累算器の内容をＤ母線２３の上に
OUTフイールドの制御を受けて置くことを含
む。追加の局部デフアード動作は、Ｄ母線２３の
値を特定の局部処理装置の局部メモリにWLMフ
イールドの制御を受けて書込むことを含んでい
る。別の局部デフアード動作は、その特定の局部
処理装置に対してデフアード動作の判断をするよ
うに計算された条件値を制御回路４１の中の７つ
の静的変数フリツプフロツプの１つにロードする
ことを含んでいる。SCSフイールドは、第４図に
関して前述したようにセツトされる特定の静的変
数を指定する。 あるデフアード動作は、グローバルな性質をも
つている。これらの動作は第７図に関して前述さ
れたもので、DADSフイールドの制御を受けてい
る。従つてDADSフイールド（デフアード動作判
断セレクタ）は、とられるべき動作を演算結果で
選択する。局部的なDDSは、３つの処理装置
P1、P2及びP3の中の１つを選択してＤ母線２３
への源とし、グローバルなDADSは、例えば第５
図に示しそれについて前述した種々のレジスタを
含む宛先を選択する。 第９図について述べると、制御される種々の判
断を書いてある１つのマイクロ命令の遂行を示す
フローチヤートが示されている。第９図のフロー
チヤートは、マイクロサイクルｎの間に実行され
るべきマイクロ命令を表わしている。マイクロ命
令のエントリ点が判断菱形１４１へゆく長円形１
４０によつて示されている。判断菱形１４１は、
マイクロ命令のJDSフイールドによつて選択され
た論理関数コンピユータに従つてDP0によつて行
われる２進判断を表わしている。判断菱形１４１
は、サイクルｎ＋１の間に実行されるマイクロ命
令のアドレスを選択する。DP0判断の１つの分岐
は、NAFアドレス長円形１４２へ至り、一方他
方の分岐はNATアドレス長円形１４３へ至る。
判断菱形１４１からの「no」分岐がとられる場
合、マイクロ命令のアドレスフイールドNAFが
次のマイクロ命令のアドレスとして無条件に選択
される。菱形１４１からの「yes」分岐がとられ
れば、マイクロ命令のNATのアドレスフイール
ドが次のマイクロ命令に対するアドレスとして選
択され、そのNATフイールドが前述のように長
円形１４３からの制御できる４方向分岐を行うよ
うにVDS0及びVDS1フイールドによつて選択さ
れた論理関数に従つてDP1及びDP2によつて修飾
される。アドレスNATはまた表１に関して述べ
たようにXFフイールド（第９図には示してな
い）に従つて修飾されることがある。 「always」をとる判断菱形１４１からのパス
は、仮想分岐判断選択菱形１４４〜１４７へ至
る。これらの菱形は、局部処理装置P1、P2、P3
及びP4がマイクロ命令のそれぞれのPDSフイー
ルドによつて選択された論理関数コンピユータの
制御を受けて、それぞれ２進判断点DP3〜DP6に
従つてなされた仮想分岐判断を書いている。菱形
１４４〜１４７の各々からの「yes」及び「no」
分岐は、関連の判断菱形に対する参照数字につい
てダツシユ及び２ダツシユをつけた参照数字によ
つて示されている２つの動作ボツクスに至る。仮
想分岐判断セレクタの「yes」分岐から導かれた
動作ボツクスは、マイクロ命令のLPFT関数フイ
ールドを表わし、「no」分岐に関連する動作ボツ
クスは、マイクロ命令のLPFF関数フイールドを
示す。従つて菱形１４４〜１４７においてなされ
る２進判断に従つて関連の局部処理装置P1〜P4
は、それぞれLPFTまたはLPFFフイールドのう
ちの選択されたものによつて指定された関数を実
行するように制御される。 第９図のマイクロ命令フローチヤートは、また
説明書きで示されたようにＢ母線２２の上の値を
表示する線を含み、その値は、局部処理装置
P1、P2及びP3のＢポートへ加えられる。 局部処理装置P1〜P4の各々に対する関数ブロ
ツクは、それぞれ条件付きデフアード動作出力制
御中括弧１４８〜１５１に至る。判断中括弧１４
８〜１５１は、局部処理装置からのデータの出力
とルート割当てをそれぞれ判断点DP7〜DP10に
おける２進判断に従つて関連のDDSフイールド
によつて選択された論理関数コンピユータの制御
のもとに制御する。判断中括弧１４８〜１５１の
各々からの「yes」及び「no」分岐は、判断中括
弧に関連して参照数字についてダツシユ及び２ダ
ツシユのついた参照数字によつて示された２つの
デフアード動作ボツクスへ至る。判断中括弧１４
８〜〜１５１及び関連動作ボツクスは、局部処理
装置からのデータの出力とルート割当てを選択的
に制御し、関連の局部処理装置P1、P2またはP3
のＤ母線２３への出力を使用可能にするのに用い
ることができるかまたは制御された局部処理装置
に関連する局部メモリにＤ母線２３の値に従つて
書込みできる。判断中括弧１４８〜１５１及び関
連の動作ボツクスは、また制御回路４１の中の７
つのハードウエア標識の中の１つをセツトまたは
クリアするのに用いることができ、その標識は、
特定のDDS判断の結果に基づいて判断できるよ
うにあとで質問されてもよい。 マイクロ命令フローチヤートは、またDADSフ
イールドによつて選択された論理関数コンピユー
タに従つてDP11の２進判断を書いている判断中
括弧１５２を含んでいる。グローバル・デフアー
ド動作判断を与える判断１５２は第７図に関して
前述したデフアード動作制御テーブルの中に入れ
られたアドレスDACT及びDACFの選択を表わす
動作ボツクス１５２′及び１５２″による演算結果
で、とられるべき動作を選択する。従つて局部的
であるDDSはＤ母線２３への源となる判断中括
弧１４８〜１５０に従つて３つの処理装置P1、
P2及びP3の中の１つを選択でき、グローバルで
あるDADSフイールドは、判断中括弧１５２に従
つて宛先を選択することが分かる。これらの宛先
は第５図に示しすでに述べた種々のレジスタであ
る。 デフアード動作判断中括弧１４８〜１５２はマ
イクロサイクルｎの間に実行されるマイクロ命令
に対するフローチヤートの上で示されているが、
DDS及びDADSフイールドは実際にはサイクルｎ
−１の間に得られる結果でとられた動作を制御し
ている。この理由で、これらの判断中括弧はフロ
ーチヤートの斜線をつけた部分に示されている。
便宜上、判断中括弧１４８〜１５２が前のマ
イクロサイクルの中括弧１４８〜１５２からの条
件付き出力制御判断を繰返すために設けられる。 前述のように、第６図のフローチヤートはサイ
クルｎの間に実行されるマイクロ命令を表わして
いる。サイクルｎ−１の終りに12の判断点DP0〜
DP11のすべてが、関連の判断が行われるように
設定された値をもつていることが分かる。DP0〜
DP6に関連した判断がマイクロサイクルｎの間に
行われ、DP7〜DP11に関連した判断がマイクロ
サイクルｎ＋１間に行われる。従つてとりまとめ
ると、判断は３つのサイクルｎ−１、ｎ及びｎ＋
１を含んで行われる。これは３次元判断能力と考
えることができる。 次に第１０図を参照すると、１つのマイクロサ
イクルの間にCPU１０において起つている同時
及び順次操作のタイミング線図が示されている。
説明書きで示した時間間隔はナノ秒の単位であ
り、従つてCPU１０は100ナノ秒マイクロサイク
ルで動作することが分かる。説明書きによつて示
されたように判断点DP0〜DP11は前のマイクロ
サイクルの終りにおいて妥当であり、現在のマイ
クロサイクルの中で使うために送られてラツチさ
れる。 ３方向マイクロオーバラツプ 処理装置の速度を著しく増加するために、
CPU１０の構造と制御ストア３６に記憶された
マイクロレパートリは、マイクロ命令の実行が深
さ３までオーバラツプされるように設計されてい
る。最初に次の３つの活動が単一サイクルの中で
３つの異なるマイクロ命令に関して起る。 １ マイクロ命令ｎ−１のデフアード動作を実行
する。 ２ マイクロ命令ｎの局部処理装置の機能を実行
する。 ３ 制御ストア３６からマイクロ命令ｎ＋１を読
出す。さらにマイクロ命令ｎのデフアード動作
のために判断をする。 １つのマイクロサイクルの間のこれらの動作に
対する相対タイミングが第１１図に示されてい
る。 第１２図を参照すると、CPU１０の機能的オ
ーバーラツプを示している３つの連続マイクロサ
イクルが示されている。サイクル３の間にマイク
ロ命令ｎ＋２が取出されて、計算がマイクロ命令
ｎ＋１に対して起つており、マイクロ命令ｎから
得られた結果が記憶されている。マクロ命令はオ
ーバーラツプしないが、第７図のデフアード動作
制御テーブルに関してすでに説明した次のマクロ
命令のプリフエツチがあり、そこではFETCHNI
ビツトのタイミングがプリエツチを制御する。 CPU１０のオーバーラツプした動作はDP0、
DP1及びDP2の制御を受けている次のマイクロ命
令の実分岐条件付き取出し、DP3〜DP6の制御を
受けている局部処理装置によつて行われるべき適
当な機能の仮想分岐条件付き選択及びDP7〜
DP11の制御を受けている前のマイクロサイクル
の間に計算される値のデフアード動作条件付き記
憶のためにマイクロ命令の条件付き飛越しを行う
ときに浪費されたサイクルによつて規模を縮少さ
れない。従つてオーバーラツプした実行は、条件
付き飛越しと分岐による時間損失を最小にして行
われる。各マイクロ命令は、前述のデフアード動
作フイールドの他に実分岐アドレス情報NAF及
びNAT、仮想分岐関数選択LPFT及びLPFFを含
み、従つてCPU１０は第１２図に示した連続的
リズムで実、仮想及びデフアード動作の条件付き
分岐を行い、従つて浪費されたサイクルの起る可
能性を緩和している。 従つて仮想分岐は関連の機能を行うために実飛
越しをする必要をなくすために用いられるほかに
サイクルを保存することが分かる。また、条件付
きデフアード動作は、それが計算された変数が蓄
積されるのを待つむだな１サイクルを必要としな
いで１つの飛越しを任意のマイクロ命令に取り入
れできるようにするので、実飛越しを行うときむ
だなサイクルが生じないようにする。マイクロサ
イクルｎの中の動作に至るすべての判断は、マイ
クロサイクルｎ−２の間に制御ストア３６から読
出されたマイクロ命令の中の情報に基づいてマイ
クロサイクルｎ−１の終りに行われる。マイクロ
サイクルｎの間に行われるべきデフアード動作
は、マイクロサイクルｎ−２の間に制御ストア３
６から読出されてマイクロサイクルｎ−１の間に
評価されたマイクロ命令の中で規定される。関連
した制御ストアフイールドDACT、DACF、
OUT、WLM及びSCSは、あとで述べられるよう
な方法でサイクルｎの間に用いるためにサイクル
ｎ−１の間使わないですまされる。 次に第１３図を参照すると、CPU１０の実及
び仮想分岐能力の例が示されている。実分岐は、
４つの破線菱形の仮想分岐と共に実線の菱形で示
されている。仮想分岐は、制御ストア３６の中の
ALU関数ビツトのセツトのLPFTとLPFFとの対
を各局部処理装置に与えてサイクルｎ−１の終り
に適当な関数ビツトを選択することによつて実現
される。 次に第１４図を参照すると、３方向オーバーラ
ツプの遂行のさらに詳細なタイミングが示されて
いる。マイクロ命令ｎを実行するときにCPU１
０によつて行われる主要な動作が図の３つのマイ
クロサイクルにわたつて追跡されている。マイク
ロサイクル３の前半の間３つのマイクロ操作が同
時に行われている。すなわちマイクロ命令ｎ＋１
が制御ストア３６から取出されており、計算がマ
イクロ命令ｎの代りに行われており、GRS及び
LMの中への記憶のようなデフアード動作がマイ
クロ命令ｎ−１の代りに行われていることが分か
る。この同時の実行は、基本的には３方向マイク
ロオーバーラツプを書いている。 SV、DV及びLFCマイクロ命令フイールドが１
つのマイクロ命令によつて置き換えられているこ
とが分かるであろう。これらのフイールドは、マ
イクロ命令ｎのための結果のストアを制御する
が、ビツトそれ自身は、マイクロ命令ｎ＋１に関
連したマイクロ命令制御ストア語に含まれる。前
に述べたように、これに第９図のマイクロ命令フ
ローチヤートの上でDDS及びDADSフイールドが
斜線をつけられている理由である。SV、DV、及
びLFCフイールドは、判断点DP0〜DP11の各々
の２進値を決めるのに用いられる静的変数、動的
変数及び論理関数コンピユータをそれぞれ選択す
る。静的変数が選択されると論理関数コンピユー
タのメモリが動的変数が利用できる前に読出され
る。上述のように、静的変数及び動的変数のこの
異なる取扱いによつてサイクル時間の上での判断
論理伝搬時間の増加が最も少なくなる。約t95に
おいて判断点DP0〜DP11のすべてが正しい値に
達して次の選択が起る。第１４図のマイクロサイ
クル２の終りに示された特定の判断点は次のこと
を決める。
【表】 第５図が第４図に関して前に述べた特別にフオ
ーマツトを作つたマイクロ命令制御語をもつてい
る特別の構造をもつた装置を書いていることが前
のことから分かるであろう。マイクロ命令制御語
の特定のフイールドがここで説明したCPU１０
の種々の構成部分に制御レジスタ３７から接続さ
れている。CPU１０は、制御レジスタ３７に応
答して動作し、それによつて局部処理装置１７，
１８，１９及び２７が前述の３方向オーバーラツ
プ操作をもつた特定のフイールドに応答して同時
に動作するエミユレータを含んでいる。実分岐、
仮想分岐、デフアード条件付き制御、マクロ命令
取出しなどのような説明された詳細な操作は、ま
た制御レジスタ３７から出る制御フイールドによ
つて制御される。 制御ストア３６にロードされた特定のマイクロ
コードは、上に述べたような特定の動作を生じさ
せ、それによつて制御ストア３６にロードされた
マイクロルーチンに従つて特別に望まれるマクロ
命令をエミユレートする。 第３図に関して述べたように、マイクロソフト
ウエアは、共通マイクロ命令から１つの飛越しが
クラスベースマイクロルーチンの選択されたもの
に行われ、選択されたクラスベースマイクロルー
チンからは１つのジヤンプが特定のマクロ命令に
対するマイクロルーチンに取出されるように作ら
れている。従つてこの構造は、クラスの中でマイ
クロコードのシエアリングの度合を高くする。表
11に関して上述したように、遂行された特定のク
ラスベースは、「共通」、フエツチシングルオペラ
ンドダイレクト、フエツシングルオペランドイメ
デイエツト、ジヤンプグレイタアンドデクレメン
ト、無条件分岐、ストア、スキツプと条件付き分
岐、及び桁送りである。これらのクラスベースは
それぞれCB0、CB3、CB4、CB5、CB6、CB7、
CB11及びCB12として表11の中に書かれた関連す
る２進表示と共に示されている。 クラスベース「共通」（CB0）は正確にはマク
ロ命令クラスベースではないが他のクラスベース
と共にIST３８によつて制御される。マイクロル
ーチンがクラスベースマイクロルーチンから次の
ように入れられる次のマクロ命令を行うために特
定のマイクロルーチンが与えられる。
【表】 次に第１５図に参照すると「共通」マイクロ命
令のマイクロ命令フローチヤートが示されてい
る。このマイクロ命令は、飛越されてCPU１０
によつてエミユレートされるマクロ命令ごとにマ
イクロルーチンの中の第１のマイクロ命令として
遂行される説明書きによつて示されたように、こ
の共通マイクロ命令は、含まれる特定のマクロ命
令に対するエミユレーシヨンルーチンのマイクロ
サイクル１と関連している。しかしマイクロ命令
のオーバーラツプのために、第１５図に示した操
作のすべては、実際には第１のマイクロサイクル
では行われない。種々の操作を行うためのタイミ
ングが第９〜１４図に関して示されて説明された
マイクロ命令のオーバーラツプに関して前に述べ
たものである。 特に、第１５図に示した「共通」マイクロ命令
が第１２図において定められたマイクロサイクル
１の間に制御ストアから読出されることを仮定す
る。「共通」マイクロ命令は第１５図の通し番号
「SER.NO.」でマークされたスペースに示された
多前CB0で独得に識別される。第１２図のサイク
ル１の終りごろに、P1、P2及びP3への入力の１
つとしてＢ母線の上におかれる値が取出される。
マイクロ命令CB0の場合にＢ母線の値は、GRSか
ら取出されないでマイクロ命令レジスタ（MIR）
から取出されるが、この取出しは、第１２図にお
いてREAD GRSと書かれた時間の間に起る。供
給されるべき特定のＢ母線の値はＵ＊といい、そ
れは第１図に示したマイクロ命令のＵフイールド
からの値Ｕにその左側に０を４つ続けて第１５図
のＢ母線の値というエントリに示されたＢ母線の
左と右の半分ずつにおいてできている。前述のＢ
母線の値の選択は、マイクロ命令のBR、SFT及
びBISフイールドによつて制御される。Ｕ＊を選
択するために表２において前に示したように
SFTの値は11でなければならずBISの値は00でな
ければならない。BRビツトはレジスタBRGでは
なくBISフイールドを用いるべきであることを示
す０へセツトされなければならない。 P4へのＢ入力としてサイクル２の間にB4−母
線の上におかれるべき値はまたサイクル１のこの
「READ GRS」の間に取出される。この場合に、
MIRからのＡフイールドがP4の２つの局部処理
装置機能ボツクスの左に示されたＢ母線の上にお
かれるべきである。このＢ母線の値の選択は、
P4の局部制御フイールドのBBSフイールドによ
つて表９に示され先に説明したISTテーブルから
のGBフイールドと共に制御される。 Ａ入力ポートの上で各局部処理装置に与えられ
るべきオペランドは、これらの局部処理装置
（P1、P2、P3及びP4）に関連した局部メモリから
取出される。取出される特定の値は第１５図に示
した各局部処理装置の局部処理装置機能ボツクス
の１つの中に示されている。この値の選択は、表
５に関して前に説明した各局部処理装置と関連し
たLMAS及びLMA局部制御マイクロ命令フイー
ルドにおかれた値によつて無条件に決められる。
従つて各局部処理装置への入力としてのオペラン
ドの選択は一旦マイクロ命令が符号化されると不
変であるが、それらのオペランドで行われる機能
は、先に説明し「仮想分岐」能力として表わした
ように命令が実行されるときある変数の動的状態
を基準にして条件付きで選択される。マイクロ命
令CB0の代りにP1の局部メモリから読出される値
は、スペリユニバツク1108アドレス指定の定義に
よつて定義される意味をもつ２つの定数からなる
40ビツトの値である。これらの定数はＢIすなわ
ち主メモリの「命令バンクベースアドレス」及び
−（ＢS＋１）、すなわち主メモリ「バンクセレク
ト」定数＋１の負になつたもの、である。これら
の定数は、ＢIがある語の左側20ビツトの中に適
切に位置決めされ、−（ＢS＋１）がそれと同じ語
の右側20ビツトの中に適切に位置決めされるよう
にP1の局部メモリの中にあらかじめロードされ
る。従つてこの語をP1の局部メモリから読出す
ことは、P1の局部処理装置機能ボツクスの中に
示されたように値ＢIをＡ入力（ＡL）の左半分に
おき、値−（ＢS＋１）を右半分（ＡR）におくこ
とになる。 同様にして局部処理装置P2の入力の値は、主
メモリ・データバンク・ベース・アドレスがＡ入
力の左半分にあり、定数−2008が左半分にあるよ
うにP2の局部メモリから与えられる。P3のＡ入
力は、左半分をすべて１の値（ＡL＝20個の１）
にセツトされ、右半分がすべて０にセツトされ
る。P4へその局部メモリから与えられたＡ入力
の値は、表６において説明したP4のLMASビツ
トによつて制御されるISTテーブルのGBフイー
ルドによつて定められたGRSアドレスベースで
ある。 第１２図に示すように、静的及び動的変数に基
づく判断は、マイクロサイクル毎の終りになされ
る。第１５図のマイクロ命令CB0のために第１２
図のサイクル１の終りでなされる判断は、取出さ
れて実行されるべき次のマイクロ命令を生じるだ
けである。第１５図の「飛越し制御」部分は、次
のマイクロ命令がどのように決められるべきかを
説明している。実分岐制御菱形（第９図に書いて
ある）はマイクロ命令CB0のグローバル制御部分
のJDSフイールドに関するものである。定数
「１」はYESが適当な論理関数コンピユータの選
択によつて制御される判断点DP0の出力に無条件
に供給されて、JDSフイールドによつて定められ
るこの値を供給すべきことを示すために第１５図
のこの菱形の中に示されている。DP0にアクセス
できる論理関数コンピユータの少なくとも１つ
は、すべて１から構成される真理値表を含み、
DP0の論理「１」状態へのこの無条件フオーシン
グを遂行する。 「１」というDP0の値によつてマイクロ命令の
NATフイールドの選択が次のマイクロ命令のた
めのアドレスを（少なくとも部分的に）与えるの
に用いられる。飛越し制御菱形の両側にある長円
形は、YES長円形と関連したNATアドレス及び
NO長円形と関連したNAFアドレスで起り得る次
のマイクロ命令を示すのに用いられる。第１５図
のマイクロ命令CB0の特定の例においては、YES
長円形が常に選択され、YES長円形の中に示さ
れた「クラスのベクトル」という語句は、表１に
関して先に説明したXFフイールドがNATフイー
ルドをクラスベースベクトルでOR処理する値01
を持ち、したがつてMIRに置かれたマイクロ命令
操作コード（第１図のｆフイールド）によつて定
められるクラスベースへベクトル飛越しを遂行す
ることを意味する。DP1及びDP2の値（マイクロ
命令フイールドVDS0及びVDS1によつてそれぞ
れ制御される。）は、NATフイールドでOR処理
されているクラスベースを妨げないように論理的
０になるように選ばれる。NATフイールドの下
位４つのビツトは、クラスベース（または命令）
ベクトルが１−オブ−16方向の飛越しを有効に遂
行するようにクラスベースベクトル飛越しが起る
ベきとき、論理的０であるということが理解され
るべきである。 マイクロ命令CB0のために第１２図のサイクル
１の間に普通なされる他の判断は、局部処理装置
の各々のためのLPFTまたはLPFFフイールドの
選択によつて制御される局部処理装置によつて行
われるべき関数の選択である。マイクロ命令CB0
の場合に、第１５図の局部処理装置の状態菱形に
ある情報をどれでも欠くことは、実行されるべき
処理装置の関数が無条件に菱形の下にある局部処
理装置関数ボツクスの中に規定されたその関数で
あるということを示す。約束によつてこの関数
は、YESと記したボツクスに書込まれ、しかし
NOと記したボツクスの中または両方のボツクス
の中に粉れることなく書込むこともできる。 マイクロ命令フイールドをこの無条件局部処理
装置関数選択を遂行するようにコード化できる２
つの方法がある。第１で最も直接的なのは、局部
処理装置のLPFT及びLPFFフイールドの両方を
同じ関数コードでコード化することである。その
とき各局部処理装置状態菱形と関連した仮想判断
セレクタ（PDS）フイールドの中のコードは
「don′t care」である。第２の方法は既知の値
（真理値表がすべて１またはすべて０）をもつた
（論理関数コンピユータのためのLFCフイールド
を適当に規定することによつて選択される）論理
関数を計算する論理関数計算器を、PDSフイール
ドを適当にコード化することによつて選択するこ
と、既知の論理関数値（真または誤り）に関連し
た関数フイールド（真または誤り）の中で局部処
理装置によつて実行されるべき関数のコードを置
くこと及び他の局部処理装置関数フイールドを
「don′t care」にすることである。例えば、幾つ
かの「１」が局部処理装置状態菱形の中に置かれ
る場合、局部処理装置「YES」ボツクスの中で
規定された関数が行われる。 CB0のために第１２図のサイクル２間に起る主
な活動は、局部処理装置による関数の計算であ
る。第１５図に示すように局部処理装置P1は、
関数Ａ＋Ｂを計算する。ここでＡはＡ入力ポート
の上の値をいい、ＢはＢ入力ポート（Ｂ母線）の
上の値をいい、「＋」は２進加算操作である。表
７に関して前に説明した各部処理装置P1、P2及
びP3は、桁送り及び桁上げに関して４つのモー
ドで動作するように制御できる。第１５図に示さ
れた局部処理装置P1は、マイクロ命令CB0の中の
P1に関連したCCフイールドによつて制御される
ノーエンド・アラウンド桁上げ（２×20）を
もつた２×20モードで操作されるべきである。２
×20モードは、ビツト位置19からビツト位置20へ
の桁上げが禁止され、局部処理装置が単一の36ビ
ツト処理装置ではなく、各々20ビツト巾をもつた
２つの処理装置であるかのようにそのオペランド
に関する算術関数を行うことができることを意味
する。２×20モードのノーエンド・アラウンド桁
上げオプシヨンは、ビツト位置19からビツト位置
０への桁上げ（P1の右半分の循環桁上げ）及び
ビツト位置39からからビツト位置20への桁上げ
（P1の左半分の循環桁上げ）が禁止されているこ
とを意味する。これらの循環桁上げを禁止する能
力は、スペリユニバツク1108アドレス指定アルゴ
リズムの定義の中に現れる或るオペランドアドレ
ス計算の異常と同じにすることが必要である。 局部処理装置P2は、またノーエンド・アラウ
ンド桁上げを持つた２×20モードにおいて、Ａ入
力オペランドとＢ入力オペランドの２進加算を行
つている。局部処理装置P3は、Ａオペランドと
Ｂオペランドの論理AND演算を行つている。約
束によつて、処理装置は、構成の指示が第１５図
において処理装置に与えられないので、36ビツト
モードで操作するはずである。論理演算について
は、36ビツトモードと２×20ビツトモードが同じ
結果を生じることに注意されたい。局部処理装置
P4は、２進加算演算を行つている。この局部処
理装置は、それに関連する構成制御をもつていな
い。従つて循環桁上げは禁止されるはずがなく、
計算はP1、P2及びP3におけるように半分ずつに
分割できない。 マイクロサイクルの終り近くでは、局部処理装
置によつて計算された値は各局部処理装置に関連
する累算器１０５（第６図）の中にラツチされ
る。第１５図のマイクロ命令CB0のために実行さ
れた第１２図のサイクル２の終りにおいて、種々
の累算器が次の値を含む： P1の左半分 Ｕ＋ＢI P1の右半分 Ｕ−（ＢS＋１） P2の左半分 Ｕ＋ＢD P2の右半分 Ｕ−2008 P3の左半分 Ｕ P3の右半分 ０ P4Ａa（汎用レジスタスタツクの中のオペランド
のアドレス） マイクロ命令CB0のためのサイクル２の終りで
なされた判断は条件付き出力制御とデフアード動
作制御とに関するものである。マイクロ命令フイ
ールドを介してなされるべき判断の仕様は、マイ
クロ命令CB0の中に含まれないで、サイクル２の
間に取出されたマイクロ命令の中に含まれる。第
１５図のこれらの判断ブラケツトの斜線は、この
規定を示すのに用いられる。代りとして条件付き
出力及びデフアード動作判断情報は、前述の他の
情報（実分岐、局部処理装置関数、など）と同じ
マイクロ命令の中でマクロ命令のエミユレーシヨ
ンの観点から等価な結果をもつて与えられた可能
性がある。 第１５図に示したようにマイクロ命令CB0に対
してなされるべき唯一の条件付きの出力判断は局
部処理装置P3と関連している。判断は、論理関
数7または（D7AND）に基づくべきである。
ここでD7及びｉは表４において定義された静的
変数である。この特定の論理関数を計算するため
には、その関数の論理関数真理値表がマイクロ命
令のグローバル制御部分にあるLFCフイールド
の１つによつて特定の論理関数コンピユータの中
で選ばれ、２つの静的変数が第８図から決めるこ
とのできる真理値表を含む論理関数コンピユータ
を駆動するように配線されているグローバル制御
装置の中の２つのSVフイールドで選択され、そ
してこの論理関数コンピユータの出力が選択され
る論理関数コンピユータの数の２進表示をもつた
P3と関連したDDSフイールドを正しくセツトす
ることによつて（P3に関連した）判断点９に接
続されるどんな条件付き出力判断をも必要としな
いそれらの局部処理装置については、DDSフイ
ールドの仕様が「don′t care」である。 第１５図に規定されたデフアード動作制御判断
は、実際に無条件である。記号を理解するために
は、マイクロ命令CB0が、実行される次のマイク
ロ命令が取出されてスタテイサイズされてしまう
まで、それ自身について循環するということが思
い出されなければならない。従つて第１２図のサ
イクル２の間に取出されているマイクロ命令は、
CB0自身であつてもよい。第１５図のデフアード
動作制御判断（DADS）の仕様は、従つてCB0ま
たはクラスベースの中の任意の第１のマイクロ命
令のいずれからきてもよい。CB0が実際それ自身
について循環しているならば、CB0によつて行わ
れる動作はどのマクロ状態レジスタの内容をも変
えないはずである。第１５図の上部にある斜線を
つけてない条件付き出力制御ブラケツトは、マイ
クロ命令CB0の中に実際に規定された判断関数を
示している。デフアード動作制御の場合には、判
断点11に与えられた値は無条件で「１」（CB0の
中の飛越し制御に関して同じ方法で規定されたも
の）でなければならない。CB0がそれ自身につい
て循環していれば、DP11（DACT）のYES選択
に関連するデフアード動作が行われる。そうでな
ければ（ある他のクラスベースへのCB0ベクトル
分岐）DP11（DACF）のNO選択に関連するデフ
アード動作が行われる。CB0が（それ自身以外）
分岐できるマイクロ命令のすべてはDP11に関連
する斜線のない条件付き出力制御ブラケツトの中
に仕様「０」をもつているはずであるということ
を注意されたい。またCB0の特別の場合には
DP7、DP8、DP9、及びDP10に関連する斜線のな
い条件付き出力制御ブラケツトの仕様は「don′t
care」であることを注意すべきである。 マイクロ命令CB0によつて行われる実際のデフ
アード動作が第１５図の下部の行に示されてい
る。これらの動作は、第１２図のサイクル１の終
りにラツチされ、サイクル２の終りで選択された
特定の動作が行われるサイクル３の中に持込まれ
るマイクロ命令CB0の中に規定されたフイールド
によつて制御される。いかなる出力制御動作も局
部処理装置P1、P2及びP4に対して行われるべき
ではない。従つてこれらの局部処理装置に関連す
べきOUTマイクロ命令フイールドは、値00（表
８）をもつべきであり、WLMフイールドは、ま
た値00（表10）をもつべきであり、そしてSCSフ
イールドは値00（ヌル静的変数と考えることがで
きる）をもつべきである。P3に関連したOUT及
びWLMフイールドはまた00の値をもち、一方
SCSフイールドは静的変数SC1が判断点９に従つ
て変るように001として規定されるべきである。
DACTフイールドは、動作D4→RAR1を生ずるよ
うに規定されるので、値00111（第７図をもたな
ければならないし、DACFフイールドは、動作Ｐ
→IAR及びD4→RAR1を規定するように値00001
をもたなければならない。動作D4→RAR1によつ
てP4の出力（GRSにおけるオペランドのアドレ
ス）がRAR1というGRSアドレスレジスタにロー
ドされ、一方動作→IARによつてプログラム・カ
ウンタ・レジスタＰの現在の値が次の命令を取出
す準備をしている命令アドレス・レジスタにロー
ドされる。 第１５図の「コメント」部分に示されるよう
に、静的変数SC1を値１にセツトすることは、
「ベース化アドレス指定」がエミユレートされて
いるマイクロ命令の流れによつて用いられるべき
場合、しかもその場合だけに起る。ベース化アド
レス指定は公刊されたスペリユバツクの印刷物に
おいてスペリユバツク1108コンピユータに対して
定義されている。 第１５図の共通マイクロ命令は、制御ストア３
６の中のあらかじめ定められた場所に記憶され、
第３図に関してすでに説明したように、あるルー
チンの最後のマイクロ命令が実行されてしまつた
とき、制御がこの「共通」の場所に戻る。制御が
「共通」に戻ると次のマイクロ命令が多分取出さ
れており、制御信号がスタテイサイザ・レジスタ
５６からISTテーブル３８及び制御ストア・マル
チプレクサ３９へ与えられて、01にセツトされた
共通マイクロ命令のｘフイールド及び１にセツト
されたDP0（表１）の場合、IST３８からのクラ
スベース・ベクトルが共通マイクロ命令のNAF
フイールドOR処理されて関連のクラスベース・
マイクロルーチンの第１のマイクロ命令へベクト
ル飛越しを行うようにする。 次に第１６ａ〜ｃ図についていえば、フエツ
チ・シングル・オペランド・ダイレクト（CB3）
クラスベースを含むマイクロ命令が書かれてい
る。共通マイクロ命令の飛越し制御（第１５図）
によつてマイクロ命令レジスタ１３の中へ取出さ
れたマイクロ命令がこのクラスベースであるとき
はいつも、第１６ａ図のマイクロ命令へ飛越しが
起る。第１６ａ図のマイクロ命令に飛越し制御が
第１６ｂ図のマイクロ命令への飛越しを行い、こ
の飛越し制御がこのクラスベース・マイクロルー
チンの最後のマイクロ命令である第１６ｃ図のマ
イクロ命令へその飛越しを行う。第１６ａ図のマ
イクロ命令の実分岐が普通の周知の方法で操作卓
の保守スイツチ（図示なし）に応答して、区切り
点ルーチンへの条件付き飛越しを制御する。区切
り点が要求されないときは、マイクロルーチンの
中の次のマイクロ命令（第１６ｂ図）が取出され
る。 第１６ａ図に示したマイクロ命令CB3＋０によ
つて計算される主な関数は、単一オペランド取出
しクラスのマクロ命令のために主メモリから取出
されるオペランドのアドレスを計算することに関
係している。Ｂ母線にはＸ＊ｍという値（アドレ
スとしてマクロ命令のｘフイールドを用いる
GRSとGRS＊Ｂ母線入力選択とから取出され
る）があり、そのＸ＊は、Ｂ母線の両半分の上で
各Xmの値の左に１を２つおいたインデツクスレ
ジスタの中の18−ビツトXmフイールドから成つ
ており、20−ビツト局部処理装置の半分ずつにお
ける循環桁上げを容易にしている。この値Ｘ*ｍ
は、P1、P2及びP3の中の（第１５図に関して前
述したマイクロ命令CB0によつて計算される）局
部処理装置累算器の現在ある内容へ加えられる。
この計算は、P1、P2及びP3の左半分の中に３つ
のあり得るオペランドアドレスを作り、動的変数
他SR1R（P1右半分の符号）及びSP2R（P2右半
分の符号）を設定し、それらからこれらの３つの
主メモリアドレスの中のどれが用いられるべきか
について判断を行うことができる。P1の左半分
には命令バンク・アドレス（スペリユニバツクの
印刷物ではSIという）、P2の左半分にはデータバ
ンク・アドレス（SD）があり、またP3の左半分
には絶対（非ベース化）アドレス指定がマイクロ
命令によつて示されない場合またはかくされたメ
モリが用いられるべき場合（SP2Rと書く）に用
いられる非ベース化アドレス（Ｕ＋Xm）があ
る。CB3＋０の条件付き出力制御判断は、用いら
れる適当なオペランドアドレスを、このアドレス
をＤ母線の上にもつている累算器を有する局部処
理装置だけの累算器をゲートすることによつて効
果的に選択し、そこではデフアード動作制御がこ
のアドレスを、取出しが主メモリからであるでき
か、かくれたメモリであるべきかどうかによつ
て、適当なアドレス・レジスタへゲートする。 第１６ｂ図のマイクロ命令CB3＋１は、P1及び
P2においてそれに対してシステム（LLIまたは
LLD）によつて定められた下限に対してCB3＋０
によつて作られ、（そしてなおP1及びP2の累算器
の中にある）主メモリの中に入れられたオペラン
ド・アドレスをチエツクするという第１のステツ
プと関係している。局部処理装置P3は、インク
レメンテーシヨンがマクロ命令（「１」にセツト
されたｈビツト）の中で規定されるならば、Ｂ母
線からのインクレメント（ＸI）へインデツクス
の値（ＸM）をインクレメントする。従つてCB3
＋１にある局部処理装置P3に対する局部処理装
置の判断は「仮想分岐」を与えている。 マイクロ命令CB3＋２は、P1及びP2の中のメ
モリ・オペランドのアドレス限界チエツク手順を
終つており、一方P3は、主メモリから取出され
るオペランドとあとで組合せるために累算器の中
にGRSオペランドを（アドレスAaから）ロード
している。 第１６ｃ図は、フエツチ・シングル・オペラン
ド・ダイレクト・クラスベース・マイクロルーチ
ンの中の最後のマイクロ命令を示している。この
マイクロ命令のXFフイールドは、１に無条件に
セツトされたDP0で10にセツトされ、それによつ
てベクトル飛越しが表１に関して前述した第１６
ｃ図のマイクロ命令のNATアドレスでスタテイ
サイザ・レジスタ５６の命令ベクトルをOR処理
することによつてエミユレートされている特定の
マクロ命令に対するマイクロルーチンへ行われ
る。 「Ａへ直接加算せよ」マイクロ命令オペランド
コードがスタテイサイザ・レジスタ５６（第５
図）にあれば、飛越しは第１７図の「ADD Ａ」
マイクロサイクロ命令へ行われて、「Ａへ直接加
算せよ」を行うのに必要な特定の操作を実行す
る。 「Ａ加算」の飛越し制御は、主メモリから取出
されるオペランドが必要なときまでに到達したか
どうかを決めなければならない。オペランドが到
着しなければ、マイクロ命令は、それが「NO」
飛越しパスを用いて到着するまでそれ自身の上で
循環する。オペランドが到着したかまたはかくれ
たメモリが用いられたために主メモリからも何も
要求されなかつた場合は、オペランドの加算は、
P3において実行されてマクロ割込みが起つたか
（INTへのベクトル）、オペランドアドレスが限界
検査を通過できなかつたか（LIMへのベクト
ル）、２つの事象が起つたか（LIM及びINTへの
ベクトル）またはどちらの事象も起らなかつたか
（もう１つのマクロ命令を始めるためのCB0への
ベクトル）にかどうかに従つて４方法のベクトル
飛越しが行われる。P3によつて行われる加算操
作は、マクロ命令のｊフイールドが、加算がメモ
リから取出されたオペランドのあるフイールドに
おいてのみ行われるべきことを規定し、このフイ
ールドが（シフタによつてＢ母線の上で一度正し
く調節されると主メモリから取出されたオペラン
ドの符号によつて、）左側において符号ビツトで
拡張されるかされないかを規定するということに
よつて複雑にある。P3に対する仮想分岐判断は
ｊとSEの関数として必要な特定のマスクとを取
出す局部メモリ取出し回路と共に1108の文書によ
つて定義された加算を適切に行う。 第１５〜１７図によつて示された「Ａへ加算せ
よ」マクロ命令のエミユレーシユンに関しては、
「Ａへ加算せよ」命令の各マイクロサイクルにお
いて起る主な機能活動が次に書いてある。前述の
マイクロオーバーラツプのために、破線で限界を
定めた動作は、指示されたサイクルでは実際には
起らないでサイクルの一部分によつて置換えられ
る。1108「Ａへ加算せよ」が500ナノ秒で完了で
きるように、それぞれ100ナノ秒のマイクロサイ
クルが５つある。
【表】 〓 セツトせよ
次に第１８ａ〜ｄ図を参照すると、「フエツ
チ・シングル・オペランドインダイレクト」
（CB3i）クラスベースのマイクロルーチンが示さ
れている。ベクトル飛越しは、第１５図の共通マ
イクロ命令から第１８ａ〜ｄ図の間接ルーチン命
令状態テーブル３８からのCB3クラスベースベク
トルを前述のように第５図の５９に与えられた静
的変数ID1を用いて修飾することによつて行われ
る。クラスベースルーチンの最後のマイクロ命令
（第１８ｄ図）は、新しく取出された命令の中に
「間接」が示されていない場合、スタテイサイ
ザ・レジスタ５６かららの命令ベクトルに応答し
て、第１８ａ図に示したマイクロ命令、第１５図
に示した共通マイクロ命令（新しく取出された命
令が用意されていない場合）または「シングル・
オペランド・フエツチ」クラスベースのいずれか
へベクトル飛越しを与える。 次に第１９ａ〜ｆ図を参照すれば、「フエツ
チ・シングル・オペランドイメデイエツト
（CB4）」クラスベースのマイクロルーチンが６つ
のマイクロ命令を含めて示されている。前に説明
したのと同様に、第１９ａ図に示したマイクロ命
令は、第１５図の共通マイクロ命令から指示さ
れ、第１９ｆ図のマイクロ命令は、特定のマイク
ロルーチンへのベクトル飛越しを制御してクラス
ベースの中の特定のマクロ命令をエミユレートす
る。第２０図は、その飛越しが制御されてそこへ
ゆく「即時Ａを加算の」マイクロ命令を示してい
る。 次に第２１ａ〜ｃ及び２２ａ〜ｃ図を参照すれ
ば、第２１ａ〜ｃ図は、「ジヤンプ・グレータ・
アンド・デグレメント（CB5）」クラスベースを
含む３つのマイクロ命令を示しており、第２２ａ
〜ｃ図は、「ジヤンプ・グレータ・アンド・デク
レメント」マクロ命令のエミユレーシヨンのため
のマイクロルーチンを示している。 特に第２１ｃ図に関しては、P2に関連する条
件付き出力制御の判断中括弧の中の関数は、一般
に各条件付き飛越しマクロ命令に対して異なつて
いる。 第２２ａ図に関しても、デフアード動作制御の
判断中括弧の中のエントリは、３つの可能な次の
マイクロ命令を示し、一方注記の中のNOTE1
は、これらの命令の各々のDADSフイールドによ
つて規定されなければならない論理関数を規定す
る。この同じ記法は第２２図ないし第３０図のマ
イクロコード全般を通じて用いられる。 第２３ａ〜ｃ及び２４ａ〜ｇ図を参照すれば、
無条件分岐（CB6）クラスベースのマイクロルー
チンが第２３ａ〜ｃ図によつて示されており、ベ
クトル飛越しが無条件分岐クラスベースからそれ
へ取ることのできる「ストア・ロケーシヨン・ア
ンド・ジヤンプ（JLJ）」に対するエミユレーシ
ヨンが第２４ａ〜ｇによつて示されている。 次に第２５ａ〜ｆ図及び第２６ａ〜ｂ図を参照
すれば、ストア（CB７）クラスベースのマイク
ロルーチンが第２５ａ〜ｆ図によつて示されてお
り、ストアＡ（SA）マクロ命令の特定のエミユ
レーシヨンのマイクロルーチンが第２６ａ〜ｂ図
に示されている。 次に第２７ａ〜ｃ図及び第２８ａ〜ｃ図を参照
すれば、スキツプ・アンド・コンデイシヨナル・
ブランチ（CB11）クラスベースのマイクロルー
チンが第２７ａ〜ｃ図のマイクロ命令によつて示
されており、このクラスベースに関してエミユレ
ートされた特定のマクロ命令テスト・ナツト・イ
ーコール（TNE）のマイクロコードが第２８ａ
〜ｃ図のマイクロ命令によつて示されている。 第２９ａ〜ｃ及び第３０ａ及びｂ図を参照すれ
ば桁送り（CB12）クラスベースのマイクロルー
チンが第２９ａ〜ｃ図のマイクロ命令によつて示
されており、「桁送り」クラスベースからベクト
ル化された「シングル・シフト・アルジエブライ
ツク（SSA）」エミユレーシヨンが第３０ａ及び
ｂ図に示されている。 第１５〜３０図は、制御ストア３６の中に記憶
されるべきマイクロコードのマイクロ命令フロー
チヤートを示して、説明された特定の1108マクロ
命令エミユレイシヨンを与えている。制御ストア
３６にロードされるべき特定のコードは、表１〜
12、ここにつけた図及びそれに関連した記述資料
を用いて容易に導かれる。 第８及び９図に関して既に述べたように、第８
図の論理関数コンピユータは、第１５〜３０図に
示した種々のマイクロ命令の実線菱形、飛越し制
御長円形、破線菱形及び判断中括弧（第９図）に
対する判断点の値を与える。特定の変数から成る
特定の論理関数を有するマイクロ命令フローチヤ
ートのこれらの判断ブロツクは、第８図の論理関
数コンピユータの中で行われる。例えば第１６ａ
図の下左側の判断中括弧にある論理関数、すなわ
ちSC1 AND SP1R AND 2、が第８図に関
して前述した種類の折返し真理値表として論理関
数コンピユータ１１４（第８図）の特定のものの
中に記憶される。静的変数SC1は、マイクロ命令
のSVフイールドによつて選択されたバツフア１
１０から与えられ、静的変数入力としてマイクロ
命令のLFCフイールドによつて選択された適当
な論理関数コンピユータに加えられる。同様に、
動的変数SP1R及びSP2Rは、マイクロ命令のDV
フイールドによつて選択されたバツフア１１１か
ら与えられて、第８図の関連に関数値セレクタに
加えられる。 CPU１０の構成とその構成要素の、構造の前
述の説明から、CPU１０は、LSIマイクロプロセ
ツサ形チツプまたはスライスを用いて製作するの
に優れて適していることが分かるであろう。例え
ば局部処理装置１７，１８，１９及び２７に必要
な算術及び論理機能性が複数の市販のマイクロプ
ロセツサ・チツプまたはスライスを適当に相互接
続することによつて得られる。さらに従来のラン
ダム論理設計に比べてCPU１０のマイクロプロ
グラマブル制御の整然とした配置は、LSIによる
構成に向くようになつている。 従つてLSIマイクロプロセツサの実現のために
CPU１０は、同様の性能をもつた従来の方法で
構成されたコンピユータより著しく小さく安価で
ある。さらに単一のマクロ命令ストリームをエミ
ユレートするのに多重のマイクロ命令ストリーム
を実行できる新規な構成の、実、仮想及びデフア
ード動作条件付き分岐をもつた３つの方法のマイ
クロ命令オーバーラツプ及びテーブル駆動制御論
理のために、CPU１０は、従来のコンピユータ
に対して前述の価格と大きさの利点を与えるだけ
でなく、さらにまた故障の間の平均時間、修理の
容易さ及び電力消費に関して従来のコンピユータ
の性能を上回つている。 局部処理装置１７，１８及び１９の構成制御（２
×20及び36ビツトモード） 第２図及び第５図に関して既に述べたように、
局部処理装置１７，１８及び１９の各々は、第２
６図に関して既に述べたような10個の４−ビツト
マイクロプロセツサ形スライスを備えている。局
部処理装置１７，１８及び１９の各々は第４図に
関して前述した構成制御CCフイールドに従つて
循環桁上げのある２×20ビツトモードまたは循環
桁上げのない36ビツトモードのいずれかで操作す
るように構成される。この配置が用いられるの
は、1108主メモリ１１が36−ビツトのデータと命
令語を与え、1108アドレス範囲が18−ビツトのア
ドレスを必要とする256K語であるからである。
従つて構成制御については、36−ビツト・データ
計算を行い、異なるマイクロサイクルにおいて18
−ビツト・アドレスの計算を行うために１つの局
部処理装置を用いることができる。従つて局部処
理装置１７、１８及び１９の各々は、前述の40−
ビツト処理装置であり、この大きさが必要なのは
局部処理装置が４−ビツト・スライスチツプで構
成されているからであり、そのような５つのチツ
プが第６図について前述した符号、桁あふれ及び
キヤリーアウト・インジケータへの適当なアクセ
スをもつ１つの18−ビツトアドレスを計算するの
に必要である。36−ビツトモードと２×20ビツト
モードの構成と接続は、別々に説明され、このあ
と合成構成のために必要な回路が検討される。 第３１図を参照すれば、36−ビツトモードの構
成が示されている。前述のように、局部処理装置
１７，１８及び１９の各々は、第６図に関して既
に述べたような10個の４−ビツトマイクロプロセ
ツサスライスで構成され、スライスμP0〜μP9が
それぞれ参照数字160〜169で表されている。マイ
クロプロセツサ・スライス１６０〜１６９の各々
は、第６図に関して前に説明し、その出力に関連
したサブスクリプト付き説明書きによつて表され
た桁上げ生成(G)出力と桁上げ伝搬（Ｐ）出力をも
つている。適当に速い計算速度を与えるために
は、桁上げ先廻り制御チツプ１７０〜１７６は、
リツプル桁上げ装置の代りに局部プロセツサに用
いられる。さらにあとで述べるように、循環桁上
げが用いられるのは、1108データが１の補数の形
で表され、CPU１０に用いられるマイクロプロ
セツサ・スライス１６０〜１６９が1108コンピユ
ータに用いられるような「１」の補数の減算器で
なく、「２」の補数の加算器を含むからである。
第３１図に示すように36−ビツトモードで操作す
るとき、局部処理装置のＡ及びＢポートに入る36
−ビツト・データ項目（第２，５及び６図）は、
スライス１６０〜１６８だけが、このモードで使
用されていない左端の４−ビツトスライス１６９
と共に用いられるように40−ビツト・フイールド
に関して正しく調整される。 マイクロプロセツサ・スライス１６０〜１６９
の各々に関しては、Ｇ出力は、そのスライスに対
するグループ桁上げ生成導線であり、Ｐ出力はそ
のためのグループ桁上げ伝搬導線であつて、第６
図に関して前述したマイクロプロセツサ・スライ
ス１６０に関して説明書きによつて示した導線Ｃ
ioの中の桁上げである各スライスへの右側入力を
もつている。ビツト２i、２i+1、２i+2及び２i+3、
をもつているスライスμＰiの任意の１つを考え
ると、１つのオペランドの４つの入力ビツトを
X0、X1、X2及びX3で表すことができ、他のオペ
ランドの４つの入力ビツトをY0、Y1、Y2及びY3
で表すことができる。従つて任意のビツトｗにつ
いては、Ｐwは、そのビツトに対する伝搬状態で
あり、Ｇwは生成状態である。これはブール方程
式の形で次のように表すことができる。： Ｐw＝ＸwＹw及びＧw＝Ｘw・Y2。従つてその
チツプに対する伝搬信号及び生成信号は次のよう
に表すことができる： Ｐ＝P0・P1・P2・P3 Ｇ＝G3＋P3G2＋P3P2G1＋P3R2P1G0 桁上げ先廻り制御回路１７０〜１７６は、普通
の設計のものであつて、モトロラ先廻り制御桁上
げチツプMC10179によつて都合よく作ることが
でき、このチツプについてはモトロラ・セミコン
ダクタ・プロダクツ・インコーポレイテツドから
入手できる「半導体データ・ライブラリ」、シリ
ーズＡ、第４巻（1974年）に完全に説明されてい
る。 桁上げ先廻り制御チツプ１７０〜１７６は、前
記データ・ライブラリに説明されいるように、マ
イクロプロセツサ・スライス１６０〜１６９に対
して接続される。各桁上げ先廻り制御チツプに
は、マイクロプロセツサスライスの中の４つ及び
桁上げ入力Ｃioからのグループ桁上げ生成導線及
びグループ桁上げ伝搬導線に対する入力がある。
各桁上げ先廻り制御チツプは、そのチツプへの入
力に対するグループ伝搬インジケータ及びグルー
プ生成インジケータならびに２つのキヤリアウ
ト・インジケータＣo+2及びＣo+4を備えている。
例えば桁上げ先廻り制御チツプ１７０は、グルー
プ桁上げ生成信号及びグループ桁上げ伝搬信号を
G0、P0；G1、P1；G2、P2及びG3、P3で表された
マイクロプロセツサ１６０〜１６３から受取る。 チツプ１７０は、グループ伝搬インジケータ
Pa及びグループ生成インジケータGaを次のよう
にチツプへの入力について与える： Ga＝G3＋G2P3＋G1P2P3＋G0P1P2P3 Pa＝P0・P1・P2・P3 Ｃo+2キヤリアウト・インジケータは、キヤリ
インＣio及び２つの最下位マイクロプロセツサ１
６０及び１６１からの伝搬信号及び生成信号に基
づいて次のように発生する： Ｃo+2＝ＣioP0P1＋G0P1＋G0 Ｃo+4キヤリアウト・インジケータは、Ｃioと入
力マイクロプロセツサ１６０〜１６３のすべての
生成導線及び伝搬導線に次のように基づいてい
る： Ｃo+4＝ＣioP0P1P2P3＋G3＋G2P3＋G1P2P3 ＋G0P1P2P3＝ＣioPa＋Ga 第３１図に示した局部処理装置の36−ビツト・
モード構成が最大の速度を達成するのは、すべて
のマイクロプロセツサ・スライス１６０〜１６９
に対するＣio信号が先行のマイクロプロセツサ・
スライスからのリツプル桁上げを用いることによ
つてではなく、桁上げ先廻り制御チツプ１７０〜
１７６によつて計算され、その桁上げ先廻り制御
信号が図で示されたように与えられるように回路
が設計されているからである。例えば、桁上げ先
廻り制御チツプ１７５は、マイクロプロセツサ・
スライス１６８への信号の中に桁上げを次のよう
に与える。： Ｃio（μP8）＝Gc＋PcGa＋P8PcPa 循環桁上げ信号Ｃ〓ｉｏは、桁上げ先廻り制御チツ
プ１７６によつてマイクロプロセツサ・スライス
１６０及び桁上げ先廻り制御チツプ１７０，１７
１，１７３及び１７４へのＣio入力へ与えられ
る。循環桁上げ信号Ｃ〓ｉｏは、２つの成分をもつて
おり、１つの成分は、マイクロプロセツサスライ
ス１６８からのキヤリアウトによつて寄与され
る。しかし、スライスによつて発生されるべきキ
ヤリアウトを待つよりはむしろ、それはG8、P8
から計算されて、他の計算されたグループ生成及
び伝搬がチツプ１７６へ入として書かれている。
G8が論理「１」である場合、またはP8が論理
「１」であり、他のスライスからスライス１６８
へのキヤリインがある場合、マイクロプロセツ
サ・スライス１６８のキヤリアウトが存在する。
従つてマイクロプロセツサ・スライス１６４〜１
６７が桁上げを発生する場合、またはマイクロプ
ロセツサスライス１６０〜１６３が桁上げを発生
しスライス１６４〜１６７がこの桁上げを伝搬す
る場合、スライス１６８へのキヤリインが存在す
る。すなわち、Ｇc＋ＰcＧaに従つてスライス１
６８へのキヤリイン（循環桁上げによつて生成さ
れない）が存在し、従つてG8＋P8（Ｇc＋ＰcＧ
a）に従つてスライス１６８のキヤリアウトが存
在する。 循環桁上げの他方の成分は、マイクロプロセツ
サスライス１６０〜１６８によつて生成されるネ
ガテイプ「０」（すべて１）から生ずる。この場
合に循環桁上げ信号はあとで検討する理由により
すべての１をすべて０へ変える必要がある。Ｐa
＝P0・P1・P2・P3・Ｐc＝P4・P5・P6・P7であり
マイクロプロセツサスライスの伝搬信号が論理
「１」であるので、キヤリインなしの結果がすべ
て１の場合しかもこの場合だけ、この循環桁上げ
の状態はＰa・Ｐc・P8である。 従つてＣ〓ｉｏ信号は、次のように桁上げ先廻り制
御チツプ１７６によつて発生される。 Ｃ〓ｉｏ＝G8＋P8（Ｇc＋ＰcＧa）＋ＰaＰcP8 Ｃ〓ｉｏは、あとで検討する理由により布線AND
接続１７７におけるtsb信号と組合わされる。 ２×20モードでは、40−ビツト局部処理装置
は、LPFTまたはLPFFフイールドに応答して同
じ機能を行うが、Ａ及びＢポートに与えられる異
なるデータについて行う２つの20−ビツト処理装
置として構成される。第３１図に対して同じ参照
番号が同じ構成要素を示す第３２図についていえ
ば、左側20−ビツト処理装置がマイクロプロセツ
サ・スライス１６５〜１６９で構成されて示され
ている。桁上げ先廻り制御チツプ１８０〜１８３
は、第３１図に関して前述したのと同様の方法及
び理由で用いられ、桁上げ先廻り制御チツプ１７
０〜１７６と同じである。36−ビツトモードに関
して前述したのと同様の理由で、循環桁上げ信号
は、マイクロプロセツサ・スライス１６５のキヤ
リイン入力及び桁上げ先廻り制御チツプ１８０と
１８３へ与えられる。左半分の20−ビツト処理装
置の循環桁上げは、G9＋P9Ghに従つて桁上げ先
廻り制御チツプ１８１によつて与えられる。この
信号はあとで説明するeac信号の制御のもとに布
線ANDゲート１８４を介して与えられる。桁上
げ先廻り制御チツプ１８２のマイクロプロセツ
サ・スライス１６９のキヤリイン入力への出力は
次の通りである： Ｃio（μP9）＝Ｇh＋（G9Ph＋ＧhＰhP9）eac ＝Ｇh＋eac（G9＋P9Gh）Ｐh 式（G9＋P9Gh）はチツプ１８１からＣo+2キヤ
リアウト・インジケータによつて与えられたＣエ
ンド・アラウンド信号である。 局部処理装置が２×20モードで動作していると
き、右側20−ビツト処理装置は、第３１図のマイ
クロプロセツサスライス１６０〜１６４及び桁上
げ先廻り制御チツプ１７０及び１７１によつて与
えられる。２×20モードでは、信号tsbは０に等
しく、従つて論理「０」がキヤリイン入力として
マイクロプロセツサ・スライス１６０及びチツプ
１７０と１７１へ与えられる。従つて局部処理装
置１７，１８及び１９（第２及び５図）の各々の
右側半分は、循環桁上げなしに動作する。 第３１図に関して説明した36−ビツト・モード
の構成と第３２図に関して説明した２×20ビツ
ト・モードの構成とは、同じ参照数字が第３１及
び３２図に対して同じ構成要素を示している第３
３図の配置を用いて組合わされる。第４図に関し
て前に述べたように、CCマイクロ制御フイール
ドは、次のように局部処理装置の構成を制御する
tsb（36−ビツト・モード）及びeac（循環桁上げ
で表わされる２つのビツトを与える：
【表】 げを行なわない。
前に表７に関して説明したものと同様である。 第３１図の配置による36−ビツトモード及び第
３２図の配置による２×20ビツトモードで与えら
れたマイクロプロセツサ・スライス１６５〜１６
８へのキヤリイン入力は、一緒にOR処理され
て、それぞれORゲート１９０〜１９３を経て組
合せ入力を与える。第３１図の桁上げ先廻り制御
チツプからの説明書きで示された適当な出力は、
布線ANDゲート１９４〜１９７を介して与えら
れ、それぞれのORゲート１９０〜１９３への１
つの入力を与える。説明書きによつて示された第
３２図からの桁上げ先廻り制御信号は、布線
ANDゲート１９８〜２０１を経て加えられて、
それぞれのORゲート１９０〜１９３への第２の
入力を与える。tsb信号は、第２の入力として
ANDゲート１９４〜１９７の各々に加えられ
て、その逆（inverse）が第２の入力としてAND
ゲート１９８〜２０１へ加えられる。従つて36−
ビツト・モードにおいては、tsb信号がゲート１
９４〜１９７を使用可能にし、一方信号がゲ
ート１９８〜２０１を使用不能にすることが分か
る。逆に、２×20モードでは信号がゲート１
９８〜２０１使用可能にし、tsb信号がゲート１
９４〜１９７を使用不能にする。さらに第３１図
に関して既に検討したように、tsb信号は36−ビ
ツトモードにおいてＣ〓ｉｏを回路の中へゆくように
し、２×20モードにおいてはＣ〓ｉｏを阻止する。第
３２図において、eac信号は、演算過程のため、
循環桁上げを２×20モードの左半分の処理装置に
入れるようにする。 局部処理装置１７，１８及び１９の各々は、第
３１〜３３図に関して説明した構成制御及び桁上
げ先廻り制御回路を含む。20−ビツト局部処理装
置２７は、論理「０」を加えられた構成要素１６
０，１７０及び１７１への桁上げ入力をもつマイ
クロプロセツサ・スライス１６０〜１６４及び桁
上げ先廻り制御チツプ１７０及び１７１を含む第
３１図に示した右半分の構成に従つて作られる。 従つて各局部処理装置１７，１８及び１９は１
つの36−ビツト処理装置としてまたは２つの独立
の20−ビツト処理装置として動作するように構成
でき、第３４図の回路は２×20モードで操作する
とき処理装置の半分ずつの間の分離を行う。 局部処理装置１７，１８及び１９へ与えられた
1108のデータは１の補数のフオーマツトの形であ
り局部処理装置を作るのに用いられるALUスラ
イスは２つの補数の算術に対して構成されている
ので、説明した循環桁上げ信号は適当な算術結果
を与えるのに用いられる。例えば、第３２図に関
して上に述べたように、循環桁上げ信号G9Ph＋
ＧhＰhP9は必要な循環桁上げ信号を与える。第３
２図については、１つの補数演算に必要な循環桁
上げ信号はＣ〓ｉｏ信号のG8＋P8（Ｇc＋ＰgＧa）に
よつて与えられる。Ｃ〓ｉｏのＰaＰcP8成分はすべて
の１ネガテイブ０表示を抑圧するのに用いられ
る。 第３１〜３３図に関して説明した構成制御及び
桁上げ伝搬の配置に関しては多数の他の設計が
CPU１０の局部処理装置に用いることができる
がここで開示した設計が特別に速いものである。 このようにして36−ビツトモードにおいては、
局部処理装置１７，１８及び１９がフルワード・
データ計算に用いられるが、２×20モードにおい
ては18−ビツト・アドレス計算が有効に行われる
ということが前述のことから分かる。20−ビツト
局部処理装置２７は、また主にアドレス計算に関
して用いられる。局部処理装置２７は、マクロＰ
レジスタ３１をインクレメントするため、間接チ
エーン及び実行チエーンのための100ナノ秒タイ
マを与えるため及び命令状態テーブル３８につい
て説明したマイクロ命令のａフイールドによつて
示された汎用レジスタスタツク３２のレジスタの
絶対アドレスを計算するために用いることができ
る。 詳細な論理回路 第３４図を参照すると、マルチプレクサ５４、
ANDゲート５８、マクロ命令レジスタ１３及び
スタテイサイザ・レジスタ（第５ｂ図）の詳細が
示されている。マクロ命令レジスタ１３は第１図
に示したマクロ命令フイールドに対応する３６の
２入力Ｄ形フリツプフロツプ段から構成されてい
る。レジスタ１３の各段は、その対応するビツト
を２つのメモリバンク（D1及びD0）から受取り、
その間の選択がレジスタの段のすべてのＡ入力へ
加えられたD0→MIR信号によつて行われる。適
当に選択されたデータは、各段のクロツク入力に
加えられたACK信号を用いてレジスタ１３の中
にクロツクされる。従つて第５ｂ図において個別
構成要素として示されたマルチプレクサ５４と
ANDゲート５８の機能は、集積回路構成要素に
よつて、図示の接続することによつて都合よく実
現することができることが分かる。 マクロ命令レジスタ１３のａ、ｊおよびｆ段か
らの出力は、14の単一入力Ｄ形フリツプフロツプ
から成るスタテイサイザ・レジスタ５６の対応す
る段へ加えられる。ａ、ｊ、及びｆフイールド情
報は、レジスタ段のクロツク入力へ加えられた
STAT信号を用いてスタテイサイザ・レジスタ５
６へ転送される。レジスタ５６のｆ及びｉ段から
の出力は、第３５図に関して述べられるはずの論
理回路へ加えられ、ISTメモリ３８の中へアドレ
スを与える。レジスタ５６のｊ段は、またＢ母線
入力選択に関して上に述べた理由で、加算器７２
（第５ａ図）へ接続される。レジスタ５６のｊ及
びａ段は、それぞれマルチプレクサ６１及び６２
（第５ｃ図）へ接続されて、データ局部処理装置
２７のＢポートへ与える。 第３５図を参照すると、スタテイサイザ・レジ
スタ５６の出力に応答してアドレス入力を命令状
態テーブル３８へ与えまた命令ベクトルをマルチ
プレクサ３９へ与える論理回路２０５が示されて
いる。論理210はIST３８に関する第５図の前記
説明に従つて命令ベクトルの他にISTアドレスを
形成する。 前述のように、PROMによつて実行される命令
状態テーブル３８は、256語の長さで10ビツト巾
であり、前記フイールドGB、CB、FOS、SL及
びMCを与える。IST３８は、エミユレートされ
ているマクロ命令のｆ及びｊフイールドによつて
与えられているISTアドレスで、それぞれの有効
なエミユレーシヨンのための1108命令フオーマツ
トを復号する。第３５ａ図のメモリマツプは、
1108マクロ命令の主なサブセツトへのメモリの割
当てを示している。各セルの中の数は、マツプの
右に説明書きで示された関数コードの各グループ
に対して用意された10進語の数を表している。８
進の70より小さいｆフイールドをもつたマクロ命
令が２つの場所に現れる；１つの場所は即値オペ
ランドが要求されるときのものでありもう１つは
即値オペランドが要求されないときのものであ
る。IST３８には８進の70に等しいか、またはそ
れより大きいｆフイールドをもつた各マクロ命
令、に対する１語がある。 IST３８からのGB（GRSベースアドレス）出
力フイールドが1100aフイールドコーデイング、
すなわちＸ、Ａ、Ｒ及びEXEC対利用者セツト
（処理装置状態語の中のD6ビツト）によつて示さ
れた種々の形式のGRSレジスタの絶対アドレス
を計算するのに用いられる。ｘフイールドによつ
て指示されたレジスタの絶対アドレスは、マクロ
命令レジスタ１３からのｘフイールド部分から９
５において連結されたD6ビツトをもつGRSアド
レス指定マルチプレクサ７７及び７８への接続に
よつて与えられる。先に述べたように、局部メモ
リ２８（第５ｃ図）へのアドレス・ソースの１つ
はD6ビツトとマイクロ制御ストア３６からLMA
フイールドのビツト３と連結したIST３８からの
GBフイールドである。このようにして導かれた
メモリ・アドレスは、所望のレジスタ・セツトの
ベースに対する場所を与える。０へセツトされた
LMAのビツト３については、ISTの中に記憶さ
れた語のGBフイールドを次のパターンを与える
ようにコード化できる：
【表】 上のアドレスが局部メモリ２８へ与えられるの
と同時に、エミユレートされているマクロ命令の
スタテイサイザ・レジスタ５６からのａフイール
ドが局部処理装置２７のためのB4母線へゲート
される（BBS＝０）。局部処理装置２７は、オフ
セツト（Ａフイールド）をもつた局部メモリ２８
からＡポートへ与えられたベースに所望のGRS
レジスタの絶対アドレスである結果を加算する。
その結果は、RAP１の中に記憶されて特定のエ
ミユレーシヨンの時間の間そこに保持される。こ
れらの操作は、第１５図に関して述べたように共
通マイクロ命令の制御のもとに行われる。次に局
部処理装置２７は、定数「１」をそのマイクロ累
算器に加算して、２倍の長さの命令に用いる第２
のＡレジスタへアクセスをできるようにし、この
値がRAR２の中に記憶される。これらの操作
は、多くのクラスベースの第１のマイクロ命令に
よつて制御され、例えば第１６ａ図に示されそれ
に関して前述したように、別の考え方として、定
数「１」を局部処理装置２７のＣio入力の中へマ
イクロ制御ストア３６からのLPFFまたはLPFT
の適当なビツトを用いることによつて加算でき
る。 「ジヤンプ・グレータ・アンド・デクレメン
ト」マクロ命令のエミユレーシヨンにおいては、
ISTメモリ３８の中の関連の語は、11にセツトさ
れたGBフイールドをもつており、マイクロ制御
ストアからの０であるBBSについては、Ａフイー
ルドと連結したｊフイールドがＢ母線２９へゲー
トされる（表９）。 表11に関して前述したように、ISTメモリ３８
からのクラスベース・フイールド（CB）は、エ
ミユレートされるマクロ命令の種類の広い分類を
与える。表11に示された８つのクラス（共通マイ
クロ命令は真のクラスではない）マクロ命令のｉ
ビツト（間接ビツト）によつて２倍にされて、16
クラスになるということが分かるであろう。IST
３８（第３５図）を市販のPROMチツプで実現で
きることが分かるであろう。命令ノツト・レデイ
信号（）をCBベクトルがタイトループを作
るようにすなわちCBがクラスベース０として与
えられるようにチツプへのチツプ・エネーブル
（CE）入力へ加えることができる。 信号は、第４２図のDACラツチ２５０か
らのフエツチNI信号に関してあとで説明する
IRDYラツチから導かれる。 IST３８からの「フエツチ・オン・スタテイサ
イズ」ビツト（FOS）が１にセツトされる場
合、次のマクロ命令の取出しをエミユレーシヨン
の内部でできるだけ速く始める。そのビツトは、
０にセツトおされて次の命令のアドレスがまだ計
算されていない飛越し命令に関する次の命令を取
出すことを避ける。 FOS＝１の状況にある場合、制御回路４１
（第５ａ図）の中に普通のハードウエアに備えて
ISTメモリ３８の中のFOSビツトによつて駆動さ
れるエツジ検出器を用いて「１」の存在を検知す
る。エツジ検出器ISTのアクセスタイムの間、偽
り検出を避けることを禁止される。FOSが検出
されるとき、ハードウエアはＰ→IAR0を転送
し、IAR0の中のアドレスに従つて次の命令を取
出す。FOSが０のとき第７図に関して前述した
DACテーブルの中のフエツチNIビツト13は、特
定のマイクロサイクルの間マクロ命令を要求する
のに用いられ、制御のレベルは、特にFOSビツ
トに関して前述した状況におけると同様に飛越し
命令のエミユレーシヨンにおいて有用である。 ISTメモリ３８からのシフト・レフト・ビツト
（SL）は、シフト・レフトマクロ命令のために１
にセツトされて、桁送り制御レジスタ６９（第５
ａ図）の上位ビツトとして７４に示されたＤ→
SCR転送に与えられる。 ISTメモリ３８からのマスク制御フイールド
（MC）は前記表12に従つて局部メモリ２４，２
５及び２６（第５図）の中に含まれたマスクの倒
置を制御するのに用いられる。例えばMC＝01と
して特定のマスクが0007777777778であると、こ
のマスクは関連の処理装置のＡ母線へ与えられ
る。しかしMC＝10であれば、局部メモリと局部
処理装置のＡポートとの間に挿入された補数演算
器が、与えられた例における補数演算されたマス
クが7770000000008である処理装置のＡポートへ
のマスクの補数を与える。従つて単一のマスクを
最も左の１ビツトをマスクオフ（AND）するた
め（右論理シフト）または最も右の１ビツトをマ
スクオフする（左論理シフトのために用いること
ができる。MC＝11であれば、マスクはオペラン
ドの符号に従つてなかんずく部分語オペランドの
上に符号拡張を与えるように選択的に補数演算さ
れる。 第３６図を参照すると、マルチプレクサ７１、
桁送り／マスク・アドレスPROM７０、Ｂ母線入
力マルチプレクサ３４及びマルチプレクサ６７と
６８とから成る高速度シフタ３５の詳細が示され
ている。マルチプレクサ３４は、36個の４入力１
出力マルチプレクサを含み、この場合入力選択
は、マルチプレクサ６５（第５ｂ図）からの２つ
の導線によつて行われる。Ｂ母線、GRS、MDR
及びD4に対する表示された入力の各々の36ビツ
トは、それぞれ36のマルチプレクサの入力に接続
されている。出力２１０は、マルチプレクサ３４
を構成する36のそれぞれのマルチプレクサからの
36の出力を含んでいる。 高速度シフタ３５は、２レベルのマルチプレク
サ６７及び６８から成つており、各レベルは図示
のように36個の８入力１出力マルチプレクサチツ
プを含んでいる。マルチプレクサ６７は、チツプ
M20〜M235を含み、マルチプレクサ・レベル６８
は、チツプM30〜M335を含んでいる。マルチプレ
クサ６７へのセレクト入力は、メモリ７０からの
３つの出力導線２１１によつて与えられ、マルチ
プレクサ６８に対する入力選択は、メモリ７０か
らの導線２１２によつて行われる。マルチプレク
サ３４からの36の出力は、マルチプレクサ６７の
入力に接続され、それによつて36の入力ビツトが
導線２１１によつて行われた入力選択に従つて
０、１、２、３、４または５桁だけ右へ桁送りさ
れたマルチプレクサ６７の36の出力に伝送され
る。同様にしてマルチプレクサ６７からの36の入
力は、マルチプレクサ６８の入力に接続されて、
それによつてビツトは導線２１２によつて行われ
た入力選択に従つて０、６、12、18、24または30
の追加の桁だけ右へ桁送りされたマルチプレクサ
６８の36の出力に並列に伝送される。マルチプレ
クサレベルM1、M2及びM3間の接続は、それを
通して伝送されるデータの右循環桁送りをマルチ
プレクサのアドレス入力２１１及び２１２によつ
て０〜35の１から制御できるようになつている。
左循環桁送りの遂行は、相補右桁送りによつて達
成される。 制御された高速並列桁送りを行うためのマルチ
プレクサ３４，６７及び６８の間の相互接続は、
一般によく知られており、スペリユニバツク1108
の中で用いられる配置と同じである。マルチプレ
クサ３４からの36の出力の各々はマルチプレクサ
６７の６つへ接続され、マルチプレクサ６７から
の36の出力の各々はマルチプレクサ６８の６つへ
接続されて、それによつて前記制御された桁送り
が行われる。 前述のように、シフタ３５は、128×12PROM
７０によつて制御される。PROM７０への７−ビ
ツトアドレス入力は、前述のようにしてアドレ
ス・マルチプレクサ７１によつて与えられる。特
別には、マルチプレクサ７１は図に示されたアド
レスソースのそれぞれのビツトに応答する７つの
４入力１出力マルチプレクサ・セグメントから構
成されている。マルチプレクサ入力の選択は、マ
イクロ制御ストア３６からの２つのビツトSFT
フイールドによつて行われる。２つの桁送りされ
なかつた入力GRS及びμ＊の間の選択は、前述
の表２に従つてマイクロ制御ストア３６からの
BISフイールドに応ずるANDゲート２１３によつ
てなされる。マルチプレクサ６８へのGRS＊ス
トア及びμ＊が、例えばマルチプレクサ６８の適
当なマルチプレクサ・セグメントへ加えられる指
定された０及び１と共に第１５及び１６ａ図に示
されたＢ母線の値に従つて配列される。さらに
SCRレジスタ６９（第５ａ図）からの７つのビ
ツトが中で修飾するために局部処理装置へ加える
ために７つの最下位マルチプレクサセグメント６
７の入力をとつておくように加えられる。桁送
り／マスク・アドレスPROM７０のためのアドレ
ス・マツピングが第３６ａ図に示されている。 メモリ７０は、また６つの出力２１４を備えて
いて、局部メモリ２４のマルチプレクサ８０のよ
うな局部メモリ・アドレス・マルチプレクサへア
ドレスを与える。導線２１４によつて与えられた
アドレスは、局部メモリの中の基準マスクに用い
ることができる。桁送りするときには、局部処理
装置１７，１８及び１９への入力オペランドをマ
スクすることが必要なことが多い。例えば、マス
キングは、論理シフト命令のエミユレーシヨンの
ためと同様ｊフイールド抽出のために用いられる
従つて０〜35位取りシフトに適するマスクのため
に局部メモリ２４，２５及び２６の各々に36の場
所が用意されている。８進法によるマスクは次の
通りである。
【表】 … … … …
35 0 0 0 0 0 0 0 0 0 0 0 0
マスクは、局部メモリの中を任意の場所及び任
意のシーケンスに存在できるが、しかし局部メモ
リ２４，２５及び２６は、各々対応するマスクに
対して同じアドレスを用いなければならない。36
個のマスクがメモリに記憶されるが、実際には72
個が必要である；例えば右論理シフトは局部処理
装置の中の次のAND命令のために上位の「０」
ビツトを必要とし、左論理シフトは上位の「１」
ビツトを必要とする。あとで詳細に説明するはず
の補数演算器８２（第５ｂ図）は、マイクロ制御
ストア３６の制御を受けてマスクの数を有効に２
倍にする。補数演算器８２は、マスクの中のビツ
トの向きを無条件に倒置するかまたは入力変数
SE（表４）の符号に従つてその倒置を起させ
る。この能力をｊ＝088、048などのときに符号拡
張のために用いることができる。 次に第３７図を参照すると、局部メモリ２４へ
アドレスを与えるマルチプレクサ８０（第５ｂ
図）の詳細が示されている。それと同じマルチプ
レクサが局部メモリ２５及び２６へアドレスを与
えるために用いられていることが分かるであろ
う。マイクロ制御ストア３６からの６−ビツト
LMAフイールドがt60において６つのＤ形フリツ
プフロツプ２２０の中にラツチされる。フリツプ
フロツプ２２０からの６つのラツチされたLMA
ビツト、レジスタ８１（第５ａ図）からの
LMARアドレスは、PROMからの６つのビツト
（桁送りCTを示されている）と同様に６つの３入
力１出力マルチプレクサ２２１への入力として加
えられ、６つのアドレス・ビツトを局部メモリ２
４へ与える。アドレス選択は、マイクロ制御スト
ア３６からラツチ２２２を経てくる２−ビツト
LMASフイールドによつて行われる。ラツチ２２
２は、t60においてクロツクされ、t0においてリセ
ツトされる。 第３８図を次に参照すると、局部処理装置P1に
関する構成要素２４，８２及び８３（第５ｂ図）
の詳細が示されている。局部処理装置P2及びP3に
ついて同様の詳細があてはまることが分るであろ
う。局部メモリ２４は、マルチプレクサ２２１
（第３７図）からの６つのビツトによつてアドレ
ス指定された64語×40ビツトRAMを含み、Ｄ母
線２３からの書込むための40−ビツト語を受取
る。書込みは、第３９図に関して述べられるはず
の回路からの導線２２３に与えられた
−１信号によつて制御される。メモ
リ２４の読出された40語が補数演算器８２へ加え
られる。 補数演算器８２は、40個の２入力排他的論理和
ゲート２２４を含み、１つの入力は、局部メモリ
２４からのそれぞれのデータビツトによつて駆動
され、他方の入力は、導線２２５の上の補数
LM1信号によつて駆動される。導線２２５の上
の信号が論理「０」であるときは、その語は、補
数演算されないで伝送され信号が論理「１」であ
るときは、データの１の補数が伝送される。導線
２２５の上の信号はANDゲート２２６及び２２
７ならびにNORゲート２２８によつて次のよう
に生成される： 〔LMAS＝10∧MC10〕∨〔LMAS ＝10∧MC＝11∧SE〕 従つて前記表か５からLMASマイクロ制御フイー
ルドがPROM７０（第５ａ図）からのアドレスを
局部メモリ２４のアドレスソースとして選択する
ときのみデータが補数計算されることが分かる。
選択的補数演算表12に従つて命令状態テーブル３
８（第５ｂ図）からのMCビツトによつて行わ
れ、ANDゲート２２はｊフイールド、QWビツト
及び適当な桁行りされないビツトの桁に関する符
号拡張（SE）変数に従つて補数演算を制御す
る。この特徴はｊフイールド符号拡張に用いられ
る。 補数演算器８２の排他的論理和ゲート２２４か
らの40−ビツトは出力は、t0においてクロツクさ
れる40のそれぞれのＤ形ラツチで構成されている
Ａレジスタ８３（第５ｂ図）に加えられる。 次に第３９図を参照すると、局部処理装置２
４，２５，２６及び２８にための「WRITE」信
号（例えば第３９図の導線２２３）を与える回路
が示されている。この回路は局部処理装置に
信号をそれぞれ与える４つの２入力
Ｄ形フリツプフロツプ２３０から構成されてい
る。フリツプフロツプ２３０への２つのＤ入力
は、関連の処理装置に対するそれぞれのWLMフ
イールドの２つのビツトのように与えられる。２
つのＤ入力間の選択は関連の判定点DP7−DP10
によつて与えられる。フリツプフロツプ２３０は
t0においてクロツクされ、t40においてリセツトさ
れる。それぞれのWLMフイールド（表10）は書
込み関数を次のように制御する：
【表】 特別にはライト信号は次のように発生される：
【表】 次に第４０図を参照すると、マルチプレクサ３
９及び制御ストア３６へ10−ビツトアドレスを与
えるアドレスラツチ６０が示されている。アドレ
スラツチ６０は、10個のアドレスビツトをそれぞ
れ与える10個の２入力Ｄ形ラツチで構成されてい
る。表１について述べたように、DP0が０のと
き、アドレスNAFは制御ストアアドレスとして
選択され、DP0が１のとき、NATは制御ストア
アドレスとして選択され、そしてDP0が１のと
き、NATは、XFフイールドに従つてクラスベー
スベクル、命令ベクトルまたは割込みベクトルに
よつて条件付けられて選択される。この他にDP1
及びDP2は、NATが選択されると制御ストアア
ドレスの２つの最下位ビツトでそれぞれOR処理
される。DP0信号（第８図ａ図は、ラツチ６０の
Ａ入力に加えられて、アドレス選択を行う。ラツ
チ２３５は、制御ストア３６へ20アドレスビツト
を与える。NAFの最下位ビツトは、ラツチ２３
５のD1入力へ加えられ、DP0が０のとき選択され
る。命令ベクトル、クラスベースベクトル及び割
込みベクトルの最下位ビツトは、それぞれの
ANDゲート２３６，２３７及び２３８を通して
与えられ、それらはORゲート２３９の中で組合
わされてラツチ２３５のD0入力を与え、そして
そのD0入力は、DP0が１のとき選択される。XF
フイールドの２つのビツトは、ANDゲート２３
６，２３７及び２３８に加えられて前記表１に示
されたベクトルの選択を行う。NATの最下位ビ
ツトは、ORゲート２３９への入力として加えら
れ、そこでANDゲート２３６，２３７及び２３
８の出力と組合わされて表１に書いてある制御機
能を行う。DP1は、またマイクロ制御フイールド
VDS0及びVDS1に関して前述した４方法ベクト
ルジヤンプを行う機構の一部分としてORゲート
２３９への入力として加えられる。 ラツチ２４０は21制御ストアアドレスビツトを
与えて、VDS1の制御のもとに４方法ベクトル飛
越し入力を与えるDP2と一緒に示されている
NAF、NAT、命令ベクトル、クラスベースベク
トル及び割込みベクトルの２番目の最下位ビツト
が加えられること以外に20ビツトに関して説明し
たのと同じ方法で入力を受取る。 22アドレスビツトは種々の入力からの第３番目
の最下位ビツトが図示されたのと同じような方法
で加えられること以外は同様の論理によつて与え
られる。DP1及びDP2入力が２つの最下位ビツト
で用いられるだけであり、従つて同様の入力が上
位のビツトの中に含まれないことが分かるであろ
う。 クラスベースベクトル、命令ベクトル及び割込
みベクトルは、それぞれ４−ビツト、８−ビツト
及び５−ビツトのフイールドによつて与えられ
る。従つてクラスベースベクトルの４−ビツト
は、制御ストアアドレス・ビツト３〜０へ加えら
れ；命令ベクトルの８−ビツトは、制御ストアア
ドレスビツト７〜０へ加えられ、そして５つの割
込みビツトは、制御ストアアドレスビツト４〜０
へ加えられ；XF選択論理は、必要な桁数のとこ
ろで用いられる。 最上位制御ストアアドレス・ビツト29は、
NAF及びNATの最上位ビツトによつてそれぞれ
与えられたD1及びD0入力をもつたラツチ２４１
によつて与えられらる。ラツチ６０は、すべてt0
においてクロツクされる。 次に第４１図を参照すると第７図に関して前に
説明したデフアード動作制御テーブル（DAC）
のアドレス指定の詳細が示されている。マイクロ
制御ストア３６からのDACTフイールドの５つの
ビツトは、それぞれ５つのＤ形ラツチで構成され
ているDACTアドレス・レジスタ２４５の５つの
段に加えられる。同様にして、マイクロ制御スト
ア３６からのDACFアドレスフイールドは、５−
ステージDACFアドレスレジスタ２４６へ加えら
れる。レジスタ２４５及び２４６は、t0において
クロツクされる。レジスタ２４５の中へラツチさ
れた５−ビツトDACTアドレスは、３２語×21ビ
ツトPROM１０６Ｙのアドレス入力へ加えられ、
レジスタ２４６の中へラツチされた５−ビツト
DACFアドレスは、32語×21ビツトPROM１０６
Ｎのアドレス入力へ加えられる。PROM１０６Ｙ
及び１０６Ｎは共に第７図に関してマツプに書込
まれ説明されたDACテーブルを含んでいる。メ
モリ１０６Ｙ及び１０６Ｎは、相互の写しであ
り、各々は第７図に示された21ビツトの27語をそ
れぞれ記憶する。DACTフイールドによつてアド
レス指定された21−ビツト語は、メモリ１０６Ｎ
の出力に与えられ、DACY（yes）ビツトを記さ
れている。同様にメモリ１０６Ｎは、DACFアド
レスに応答して21のDACN（no）ビツトを与え
る。従つてマイクロ命令語の中のDACT及び
DACFフイールドに応答して、21ビツトの２つの
それぞれの語が各々メモリ１０６Ｙ及び１０６Ｎ
から与えられる。デフアード動作制御信号を
CPU１０に与えるためのDP11に従うこれらの
DACY及びDACNビツト間の選択を次に説明す
る。 第４２図を参照すると、デフアード動作制御信
号をCPU１０に与えるデフアード動作制御ラツ
チ２５０が示されている。DACラツチ２５０
は、デフアード動作制御メモリ１０６（第４１図
及び第７図）の21ビツトに対応する21の２入力Ｄ
形フリツプフロツプを含んでいるラツチ２５０の
D1及びD0入力は、第４１図のメモリ１０６Ｎ及
び１０６Ｙからそれぞれ対応するDACN及び
DACYを受取るように接続される。ラツチ２５０
のすべてのＡ入力は、DP11信号（第８ａ図）を
受けるように接続されて、ラツチはt0においてク
ロツクされる。DACNメモリ１０６Ｎ（第４１
図）がマイクロ制御フイールドDACFによつてア
ドレス指定され、DACYメモリ１０６Ｙがマイク
ロ制御フイールドDACTによつてアドレス指定さ
れるので、DP11はDACTまたはDACFデフアー
ド動作が実行されるかどうかを決める。DACラ
ツチ２５０からの出力は、CPU１０の種々の点
に接続して、示された動作を行う。Ｄ→GRS
（Ｒ）フリツプフロツプは、先に第５図について
説明した書込みGRSフリツプフロツプ７９へ書
込み制御を与える。フリツプフロツプ７９は、Ｄ
→GRS（Ｒ）ラツチに従つてt0においてセツトさ
れて、t50においてリセツトされる。従つてGRS
の中への書込みは、「書込み」GRSフリツプフロ
ツプ７９が、Ｄ→GRS（Ｒ）が０の場合に、セ
ツトされないので、書込みが望まれないときマイ
クロサイクルの前半の間禁止されることがあるこ
とがわかるであろう。 前述のように、第７図に、DAC１０６のため
のメモリマツプを示している。デフアード動作制
御PROM１０６は、本質的にはサイクルｎ−１の
間に得られた結果と一緒にサイクルｎの間に行わ
れる動作のマスタビツト化されたリストである。
テーブルが、ソースがＤ母線２３であることを示
すならば、OUTフイールドが、どちらのマイク
ロ累算器（P1、P2またはP3）がソースであるか
を決め、DACテーブルエントリが宛先を決め
る。第７図のエントリの殆んどは、第２及び５図
に関して前述した宛先レジスタを規定しており、
これ以上の説明を必要としない。しかし主メモ
リ・インターフエースに関係する幾つかのエント
リを次に説明する。 スタテイサイズ STAT信号を例えばレジスタ５６（第５ｂ図）
に与える制御回路４１の中のラツチSTAT MEM
（図示なし）は、DACからのスタテイサイズ・ビ
ツトに応答してセツトされる。DACからのスタ
テイサイズ・ビツトは、ほんの１マイクルサイク
ルの寿命をもつているだけであり、一方STAT
MEMは、数サイクルの間セツトされたままでい
ることができる。命令がスタテイサイズされると
きSTAT MEMが払われる。 フエツチNI まずこのDACエントリの中に規定されたすべ
てのＰ→IARまたはＤ→IAR転送が行われる。次
のマイクロ命令が次にIARの中のアドレスに従つ
て取出される。主メモリ１１から命令が受取られ
ると、MIRへ転送される。STAT MEMがセツト
されると、命令がMIR１３からスタテイサイザ・
レジスタ５６へ転送される。マクロ命令がサイク
ルｎのt0までIST３８（クラスベースベクトル飛
越しのため）によつて復号できるように到着する
と、制御回路４１の中のラツチ（図示なし）
IRDY（命令レデイ）がサイクルｎ−１のt67まで
にはセツトされる。これは動的変数t67までに判
断論理４０における伝搬に利用できなければなら
ないからである。「フエツチNI」または「FOS」
（フエツチ・オン・スタテイサイズ）が次に起る
と払われる。マクロ命令は、間接アドレス指定チ
エーンに全体に制御を与えるために自動的にはス
タテイサイズされない。ｆ、ｊ、及びａフイール
ドは、最初のマクロ命令から接続さ、ｘ、ｈ、ｉ
及びｕは第１５〜３０図のプログラム制御フロー
チヤートに従つてｉ＝１のとき、置換えられる。 「フエツチNI」及び「フエツチOP」が同じ
「DAC」エントリの中で共に１であり、両方のア
ドレスが同じメモリモジユールの中にあれば、オ
ペランド取出しは、1108コンピユータの中に用い
られた手順に従つて命令取出しより勝つている。 フエツチOP まずこの「DAC」エントリの中に規定された
すべてのＤ→OAR転送が行われる。この転送が
起ると、「OARBZY」と書かれた制御回路４１中
のラツチ（図示なし）がセツトされ、ORDY（オ
ペランド・レデイ）と書かれた別のラツチ（図示
なし）が払われる。そのあとで、フルワード・オ
ペランドがOARの中のアドレスに従つて取出さ
れる。第１５〜３０図のマイクロプログラムのフ
ローチヤートの中に書かれたｊフイールドの操作
が行われる。オペランドが十分早く到着して、Ｂ
母線へサイクルｎのt0までに伝搬するならば、
ORDYはサイクルｎ−１のt67までにセツトされ
る。主メモリ１１がOARの中のアドレスを用い
て終りになつたことを示すと直ちに、OARBZY
が払われる。 ストアOP まずこの「DAC」エントリの中に規定された
すべてのＤ→MDRWまたはＤ→OARが行われ
る。Ｄ→OAR転送が行われるならば、OARBZY
がセツトされる。メモリ１１は、OARの中で規
定された語アドレス及びPW（部分語）の中で規
定されたキヤラクタ・アドレスにおいて書込みを
命令される。１つのオペランドの記憶は、常にシ
ーケンス、＜ストア＞＜実行＞を容認するように
命令取出しり優先し、ここで両方の命令は同じア
ドレスに属する。「ストアOP」は、「SLJ」が通
常ストアと考えられなくても、「SLJ」命令の上
のMDRWの右半分のビツト17〜00を記憶するこ
とが分かる。 主メモリがOAR及びMDRWの両方の内容を用
いて終りにされると、OARBZYラツチが払われ
る。OARBZYの状態はどちらが先に起つても
OARまたはMDRWをロードする前に検査され
る。 DAC操作のためのタイミングが第４１図に示
されており、そこでは２つの可能なアドレスフイ
ールドDACT及びDACFがサイクル１の間に読出
されてその終りにラツチされる。サイクル２の
間、DACメモリ１０６Ｎ及び１０６Ｙの両方
（第４１図）が読出される。サイクル２のt95付近
で、DACTまたはDACFが適当なアドレスであつ
たかどうかについて判断がなされる。必要な場合
に選択されたビツトがラツチされ規定されて、動
作がサイクル３の間に行われる（または始められ
る）。 次に第４３図を参照すると論理回路５２（第５
ｃ図）の詳細が示されている。前述のように、命
令アドレスレジスタ１２（IAR）及びオペランド
アドレスレジスタ１４（OAR）からのそれぞれ
のIAR17及びOAR17に応答して論理回路５２は、
要求０（R0）及び要求１（R1）を第５図に関し
て前述したD0→MDR及びD0→MIR信号を同様に
与える。論理回路５２はまた第４２図の適当なラ
ツチから与えられる「フエツチOP」及び「フエ
ツチNI」信号に応答する。論理回路５２はさら
に主メモリ１１のそれぞれのデータバンクに関連
する電子回路から与えられたACK信号ACK０及
びACK１に対応する。これらの信号は、t40にお
いて与えられフリツプフロツプ２５５及び２５６
にそれぞれラツチされる。 第４４図を参照すると、メモリデータ・レジス
タ（読出し）１６及び関連のマルチプレクサ５３
及びANDゲート５７の詳細が示されている。レ
ジスタ１６は、主メモリから読出された1108デー
タ語のそれぞれ36個のビツトを受ける36個の２入
力Ｄ形ラツチから成つている。マルチプレクサ５
３（第５ｂ図）の機能は、２つのメモリモジユー
ルからの対応するビツトにそれぞれ応答するラツ
チの各々へのD1及びD0入力によつて行われる。
２つのモジユールM0及びM1の間の選択は、レジ
スタ１６のラツチのすべてのＡ入力へ加えられる
D0→MDR信号によつて行われ、その信号は、第
４３図のフリツプフロツプ２５７から与えられる
ものである。MDRRラツチは、第４３図に関し
て述べたACK0、ACK1、D0→MDR及びD1→
MDR信号に応答する論理回路２６１からクロツ
クされる。レジスタ１６からの36−ビツト出力
は、マルチプレクサ３４（第５ｂ図）への入力と
して与えられる。 次に第４５図を参照すると、レジスタRAR
１，RAR２及びRAR３（第５ａ図）から成る
GRSアドレス指定レジスタ３３が詳細に示され
ている。レジスタRAR１，RAR２及びRAR３の
各々は、７つのＤ形ラツチからGRS３２への７
−ビツト・アドレスを与える。レジスタRAR１
は、D4母線３０からのビツトD0〜D6応答し、こ
こで７つのビツトがデフアード動作制御テーブル
（第４２図）のD4→RAR１によつてレジスタの中
にクロツクされる。レジスタRAR２はまたD4母
線３０からのビツトD0〜D6に対応し、そのビツ
トはD4→RAR２信号（第４２図）によつてレジ
スタの中にストローブされる。レジスタRAR３
は、Ｄ母線２３（D20〜D26）の左の20個のビツト
の右７つに応答し、そのビツトは、Ｄ→RAR３
信号（第４２図）によつてレジスタの中にクロツ
クされる。レジスタの中にラツチされた７つのビ
ツトのアドレスは、前述のマルチプレクサ７７及
び７８へ与えられる。 第４６ａ及びｂ図から成る第４６図を参照する
と、GRSアドレス指定マルチプレクサ７７及び
７８ならびにORゲート７６（第５ａ図）の詳細
が示されている。マルチプレクサ７７及び７８の
各々は、それぞれの参照番号によつて示された７
つの４入力・１出力マルチプレクサセグメントか
ら成つており、ここで括弧の中の数字はマルチプ
レクサセグメントによつて与えられるアドレス・
ビツトの位数を示している。例えばマルチプレク
サ・セグメント７７（０）および７８（０）はそ
の入力の３つとしてRAR１，RAR２及びRAR３
からそれぞれビツト０を受取り、第４の入力はマ
クロ命令レジスタ１３からｘフイールドのビツト
０によつて与えられる。マルチプレクサ・セグメ
ント７７（０）及び７８（０）からの出力は、
ORゲート７６（０）の中で組合わされてアドレ
スビツト０を汎用レジスタタツク３２へ与える。
同様にして、アドレスビツト１〜３は、同様に構
成されたマルチプレクサ・セグメント及びORゲ
ートによつて与えられ、アドレスビツト３に対す
る構成が示されている。アドレスビツト４、５及
び６に対する配置は、次のことを除けばビツト０
〜３に対するものと同じである。すなわちビツト
４に対するマルチプレクサセグメントへの第４の
入力が固定された「０」であり、アドレスビツト
５及び６に対するマルチプレクサ・セグメントへ
の第４の入力が前記D6信号によつて与えられる
ことを除いてである。ｘフイールドアドレス指定
が選択されるとインデツクス・レジスタのユーザ
セツトがD6＝０のとき選択され、インデツク
ス・レジスタの実行セツトがD6＝１のとき選択
される。アドレスビツト４〜６に対するマルチプ
レクサセグメントへのD6及び「０」入力は1408
を有効に加えてレジスタの選択を行う。 マルチプレクサセグメントの入力の選択は、第
５ａ図及び表３について前述したマイクロ制御ス
トア３６からのGAR及びGWAフイールドによつ
て与えられる。GRS３２の書込みは、第５ａ図
及び第４２図に関して説明した方法でフリツプフ
ロツプ７９によつて制御される。 GRS３２がマクロ命令ｘフイールド（GRA＝
00）によつて読出されるためにアドレスされ、か
つマクロ命令のｘフイールドが０であるとき、０
のインデツクス値をGRS３２が与えることが望
まれる。第４６ｃ図は、規定された条件が存在す
るとき該当する論理回路を示している。ANDゲ
ート２６５は、インバータ２６６を通してGRS
メモリチツプのチツプ・エネーブル入力へ信号を
加え、それによつてそのチツプを使用不能にし、
所望のすべて０の出力を与える。 次に第４７図を参照すると、局部メモリアドレ
スレジスタ８１（第５ａ図）の詳細が示されてい
る。LMAR８１はＤ母線２３からの６つの最下
位ビツトにそれぞれ応答する６つのＤ形ラツチか
ら成つている。このラツチは第４２図について前
に述べたＤ→LMAR信号に応答してそれのチツ
プ・エネーブル入力を介して使用可能にされ、
t20においてクロツクされる。従つてＤ→LMAR
があるとき、Ｄ母線２３からのアドレスビツトが
t20においてレジスタ８１の中にクロツクされ
る。 第４８図を参照すると、Ｂ母線セレクタ構成要
素６５及び６６（第５ｂ図）の詳細が示されてい
る。BRGレジスタ６６は、２つの２入力Ｄ形ラ
ツチ「BRG BIT1」及び「BRG BIT0」から成つ
ている。「BRG BIT1」フリツプフロツプへのＤ
入力は、第７図及び第４１図に関して前に説明し
たデフアート動作制御テーブルからのDACN及び
DACYビツト12によつて与えられる。ビツト間の
選択は、ラツチのＡ入力に加えられたDP11信号
によつて行われる。レジスタ６６のラツチは、第
４２図に関して説明した「ロードBRG」ラツチ
からの出力によつてデフアード動作として生かさ
れ、「ロードBRG」信号は、BRGレジスタラツチ
のチツプ・エネーブル入力へ加えらるれる。
DP11によつて選択されるデフアード動作制御テ
ーブルからの「BRGビツト１及び０」は、t20に
おいてレジスタ６６にクロツクされる。BRGレ
ジスタ６６からの２−ビツト出力は、マイクロ制
御ストアからのBRフイールドに従つてBRGレジ
スタ６６かつ２つのビツトまたはマイクロ制御ス
トア３６からのBISフイールドの２つのビツトを
選択するマルチプレクサ６５への入力として加え
られる。図に示した論理回路は、BSLR−０及び
BSLR−１として書かれた選ばれた２つのビツト
をＢ母線入力源選択を行うようにマルチプレクサ
３４のセレクト入力へ与える。 第４８図の回路がＢ母線入力マルチプレクサ３
４のソースとしてＢ母線を選択する場合、データ
をＤ母線２３からＢ母線２２へ転送するパスが設
定され、関連のタイミングが第４９図に示されて
いる。サイクル１の間にマイクル累算器の中に蓄
積されたデータの結果については、関連の処理装
置が累算器の中のデータをサイクル２の間にＤ母
線２３へゲートし、最後の半サイクルの間に情報
がシフタ３５を介して伝搬する。従つてこのデー
タは、サイクル３の間に再計算するのにＢ母線２
２で利用できる。 第５図に関して前に説明したように、局部処理
装置１７の仮想分岐機能は、マルチプレクサ８４
と、局部処理装置１７へLPFTまたはLPFFフイ
ールドを与えてその機能をDP3に従つて制御する
関数ラツチ８５とによつて行われる。論理信号
DP3が真である場合制御ストア３６の中のLPFT
フイールドは、次のマイクロサイクルの間に実行
され、そうでないときにはLPFFが実行される。
フイールドLPFF及びLRFT（第４図）は、それ
ぞれ14のビツトから成つて、S0〜3、5〜7、9〜15
という説明書きによつて示される処理装置への14
の関数ビツトを与える。第５０図は局部処理装置
１７へS0関数ビツトを与えるのに用いられる２入
力Ｄ形マルチプレクサ／ラツチを示している。こ
のラツチのＤ入力はLPFF及びLPFTからの最下
位ビツトを受けるように接続されており、その間
の選択はそのＡ入力へ加えられるDP3信号によつ
て行われる。ラツチは図に示したようにt0におい
てクロツクされる。局部処理装置１７の場合、図
に示された関数ビツトを与えるのに同様のラツチ
が13個追加されて用いられることが分るであろ
う。マルチプレクサ／ラツチ８４，８５を含む14
個のラツチは、局部処理装置P1のLPFF及び
LPFTマイクロ制御フイルドのそれぞれのビツト
へ接続されて、DP3信号がすべてのラツチのＡ入
力へ接続され、そしてt0タイミングパルスがその
クロツク入力へ加えられる。 用いられるLPFF及びLPFTフイールドが分岐
判断を行うのに用いられる信号DP４，DP５及び
DP６をもつたそれぞれの処理装置を関連するフ
イールドであることを除けば、処理装置１８，１
９及び２７に対して仮想分岐能力を与えるのに同
様の配置が用いられる。局部処理装置の各々への
S4関数ビツト入力に、その入力が利用されないの
で論理「１」の配線されることが分かるであろ
う。処理装置P4のLPFT及びLPFFフイールド
（第４図）は、15のビツトをもつており、追加の
ビツトは、その処理装置のLPFT及びLPFFマイ
クロ制御関数フイールドの制御を受けて定数＋１
を条件付きで加算する能力を与える処理装置へＣ
io入力と共に用いられる。 第５０図の２入力Ｄ形フリツプフロツプによつ
て作られる第５Ｂ図のマルチプレクサ８４及び関
数ラツチ８５は、次のマイクロ命令のマイクロ命
令取出しを前に取出されたマイクロ命令に対して
選択された関数の計算とオーバラツプさせること
に関する３方法のオーバラツプ操作を与えるのに
用いられることが分るであろう。関数ラツチ８５
は、前に取出されたマイクロ命令の選択された関
数フイールドを実行用の局部処理装置１７に与
え、一方新しく取出されたマイクロ命令からの関
数フイールドは、第５図の制御レジスタ３７から
マルチプレクサ８４へ加えられる。これらの新し
く取出された関数フイールドは前のマイクロ命令
の関数フイールドを蓄積している関数フエツチへ
の入力のところに存在して、次のマイクロサイク
ルの始めにラツチの中にストローブされて、次の
マイクロ命令が再び取出されているサイクルの間
に局部処理装置を制御する。 第５１図を参照すると、局部処理装置１７，１
８，１９及び２７の各々へC8関数ビツトを与え
るインプリメーテイシヨンが示されている。マル
チプレクサ８６及びラツチ８７（第５ｂ図）は処
理装置P1のマイクロ制御OUTフイールドの２つ
のそれぞれのビツトへ接続されたD1及びD0入力
をもつた２入力Ｄ形マルチプレクサ／ラツチによ
つて作られている。２つのラツチ入力の間の選択
は、DP7信号によつて行われる。同様にして、ラ
ツチ２７０及び２７１は、それぞれDP8及びDP9
信号の制御を受けて処理装置P2及びP3へS8ビツト
を与えるのに用いられる。ラツチＳ１ ８、Ｓ２ ８及びＳ
３ ８は、t0においてクロツクされる。ライン２７２
が論理「１」信号を処理装置P4のS8入力へ与え
るのは、この処理装置P1、P2及びP3のように出
力Ｄ母線を共有しながらである。 S8関数ビツトは、前記表８に従つて局部処理装
置の累算器出力制御を与える。OUTフイールド
及び関連のDP信号と従うS8の特定の値は次の通
りである。
【表】
【表】 第４図及び表４に関して前に述べたように、局
部処理装置の各々に関連するSCSフイールドは、
処理装置に関連する判断点（DP7〜DP10）の値
に従つてセツトされる７つのセツト可能な静的制
御変数（SC1〜SC7）を選択する。 次に第５２図を参照すると、各局部処理装置に
関連する３−ビツトSCSフイールドを保持する
SCSラツチが示されている。例えば、局部処理装
置P1に関連するSCSフイールドの３つのビツト
SCS１ ０、SCS２ １、SCS2は、それぞれＤ形ラツチ２７
５，２７６及び２７７のＤ入力に加えられる。ラ
ツチ２７５，２７６及び２７７からの３つの出力
は、SCSフイールドによつて選択されたセツト可
能な静的変数に従つて８つの出力線のうちの１つ
に電流を流す１−オブ−８復号器２７８へ加えら
れる。例えば、SCSフイールドが静的変数SC1を
選択すれば、SCS1＝１の線に電流が流れる。同
様にして、局部処理装置P2、P3及びP4に関連す
るSCSフイールドがラツチされて１−オブ−８ラ
インの中に復号される。SCS＝０の線は、静的変
数をセツトするのに用いられないことが分かるで
あろう。SCSマイクロ制御フイールドが000に等
しく、SCS＝０の線に電流が流れているとき、静
的制御変数は、どれも変化しない。SCSフイール
ドは、t90においてSCSラツチの中にクロツクさ
れる。 次に第５３図を参照すると、それぞれの判断点
（DP7〜DP10）の値に従つて局部処理装置（P1〜
P4）の各々の選択された静的制御変数（SC1〜
SC7）をセツトする論理回路が示されている。静
的制御変数SC1〜SC7の値はそれぞれのＲ−Ｓラ
ツチ２８０の中にセツトされる。例えば静的制御
変数SC1の値は、ラツチセツテイング論理２８１
及びラツチ・リセツテイング論理２８２によつて
SC1ラツチにセツトされる。ラツチSC1は、特定
の処理装置に関連するSCS＝１（第５２図）信号
によつて制御される関連のDP7〜DP10信号に従
つてすべての局部処理装置に関してセツトでき
る。同様の論理が判断点の値の残りのラツチSC2
〜SC7の中に挿入する。静的制御変数の値は、そ
の論理回路を通つてt0のときにラツチの中にクロ
ツクされる。 ７つの静的制御変数ラツチ２８０が４つの局部
処理装置によつて共有されることが分かるであろ
う。第１５〜３０図に関して前に述べたマイクロ
コードは、どの２つの局部処理装置も同時に同じ
静的制御変数ラツチの値を変える必要はないよう
になつている。第５２及び５３図に示した構成要
素は、第２及び５図に関して前に述べた制御回路
４１の中に設けられている。 第５４図を参照すると、B4母線２９及びそれ
への入力マルチプレクサ６１及び６２（第５ｃ
図）の詳細が示されている。マルチプレクサ６１
及び６２は、BBSフイールドによつて直接に制御
されるものとインバータ２８７を介して制御され
るものとのあるANDゲート２８５及びORゲート
２８６によつて構成され、命令アドレスレジスタ
１２からのａ及びｊビツトまたはIARビツトを選
択的に伝送する。論理回路２８５及び２８６は
B4母線のビツトB0〜B7を与え、ビツトB8〜B17
は、レジスタ１２からライン２８８を経て直接に
与えられる。 第５５図を参照すると、論理回路４４〜４９
（第５ｃ図）とマルチプレクサ６３及び６４の詳
細が示されている。マルチプレクサ６３及び６４
は、GB、D6及びLMAフイールドに応答する
ANDゲート及びORゲートを含み、直接及びイン
バータ２９０を介してANDゲートに加えられる
LMASフイールドの制御を受けてD6及びGBと連
結された３つのビツトまたはLMAの４つのビツ
トを選択的に与える。マルチプレクサ６３と６４
及びライン２９１によつて与えられる４つのビツ
トは「書込みLM4」フリツプフロツプ４９の制御
を受けてAND及びORゲート４４〜４８によつて
WLMAフイールドの４つのアドレスと多重化さ
れる。ORゲート４７からの４つのビツトは、局
部メモリ２８へそれへのアドレス入力として加え
られる。 次に第５６図を参照すると、ノルマライザ・ヘ
ルパ７５の詳細が示されている。このノルマライ
ザ・ヘルパは浮動小数点命令の正規化プロセスの
速度を大きくするように設けられている。このノ
ルマライザ・ヘルパは、Ｄ母線２３からの36−ビ
ツト・オペランドの中の最も左の１ビツトの位置
を探して、この場所を計数に変換する。その計数
は、適当な桁送りによつて最も左の１ビツトをビ
ツト位置235に移動できるように桁送り制御回路
網６９（第５ａ及び５７図）に転送される。桁送
り計数レジスタ６９からの桁送り計数は、前述の
ようにシフタ３５を介してＢ母線に加えられ、局
部処理装置が必要な桁送りの数に従つて浮動小数
点数の指標を適当に調節できるようにする。 ノルマライザ・ヘルパは、５つの優先順位チツ
プ２９５を含みそこでは出力Q0、Q1及びQ2がそ
れに加えられた１ビツトを有する最も左の入力
D0〜D7（D0を最も左の入力を考える）の位置を
識別するコードを与える。Q3出力は、入力D0〜
D7のどれもがそれに加えられた１ビツトをもつ
ているかどうかを示す。Ｄ母線ビツトD0〜D35
は、使用されていない優先順位チツプＥの入力
D2〜D7をもつた優先順位チツプＡ〜Ｅのそれぞ
れの入力に加えられる。モトロラ・セミコンダク
タ・プロダクツから市販されており、前記データ
ライブラリに完全に説明されているMC10165優
先順位エンコーダのような優先順位チツプを用い
ることができる。 優先順位チツプＡ〜ＥからのそれぞれのQ3出
力は、それぞれ優先順位Ｆチツプの合成出力Q2
〜Q0は、３つの５入力・１出力マルチプレクサ
チツプ２９６のセレクト入力として用いられる。
５つの優先順位チツプＡ〜ＥからのQ2出力は、
それぞれマルチプレクサＡの５つの入力に接続さ
れる。同様に優先順位チツプＡ〜ＥからのQ1出
力は、マルチプレクサＢの入力に接続され、優先
順位チツプのQ0出力はマルチプレクサＣへの入
力に接続されている。従つて優先順位チツプＦの
出力に従つてマルチプレクサ２９６は、優先順位
チツプＦのコード出力に従つて選択された優先順
位チツプＡ〜Ｅの中の１つの３つの出力Q2、Q1
及びQ0をそれぞれ３つの出力の上に与えること
が分る。 優先順位チツプＦからのQ2、Q1及びQ0ならび
にマルチプレクサＡ〜Ｃの３つの出力は、６−ビ
ツト・ノルマライザ・ヘルパの出力NH5〜NH0を
与えて桁送り制御レジスタ６９を介して必要な正
規化データ桁送りを制御する桁送り／マスク・ア
ドレスPROM７０にアドレスを与える。 第５７図を参照すると、桁送り制御レジスタ６
９（第５ａ図）の詳細が示されている。レジスタ
６９は、Ｄ母線ビツトD20〜D25にそれぞれ対応す
るラツチSCR０〜SCR５のD1入力をもつた７つ
の入力Ｄ形ラツチから成つている。ラツチSCR
０〜SCR５へのD0入力は、第５６図のNH0〜NH5
出力をそれぞれ受取る。レジスタの最上位の段
は、それぞれレジスタD1及びD0入力においてSL
信号と固定「１」をそれぞれ受取る。レジスタラ
ツチのＤ入力の間の選択は前述のデフアード動作
制御回路からのＤ→SCR信号によつて行われ
る。Ｄ→SCRがアクテイブである場合、ラツチ
へのD1入力が選択され、信号がアクテイブでな
い場合、そのときにNH→SCR信号がアクテイブ
なことがあるが、ラツチへのD0入力が選択され
る。ORゲート３００及びANDゲート３０１を介
して与えられるＤ→SCRまたはNH→SCR信号の
どちらかがアクテイブであるときラツチは、t50
においてクロツクされる。レジスタは桁送り及び
正規化機能に必要な７つの出力ビツトSCR0〜
SCR6を与える。 第５８図を参照すると、レジスタ３１０が示さ
れておりそのレジスタは３手段マイクロ・オーバ
ラツプに関して前に述べたように１マイクロサイ
クルの間DACT、DACF、OUT、WLM及びSCS
フイールドを使わずにおくのに用いられる。制御
ストアレジスタ３７（第５図）からの適当なフイ
ールドがある特定のマイクロサイクルのt0におい
てレジスタ３１０にストローブされ、そのあとで
次のマイクロサイクルのt0において適当なラツチ
にストローブされる。従つて必要な１マイクロサ
イクルの遅延が前述の３手段オーバラツプを与え
るように行われる。 これまでの説明及びそれにつけた詳細な論理回
路の図面から、その中に示された回路が市販の
LSI及びMSI部品を用いて容易に構成され、それ
によつて前述のコストと寸法の相当な利益を達成
することが分かるであろう。 本発明を時間損失をできるだけ少なくするため
に条件付き制御を用いるマイクロ命令レベルにお
けるオーバラツプによる操作に関して説明した
が、本発明はまたマクロレベルにおいて同じ有益
な目的で用い得ることが分るであろう。さらに、
前述した新規の条件付き制御をオーバラツプした
構成と関係なしに、それが与える利点に利用でき
ることが分るであろう。 本発明を好ましい実施例について説明したが、
用いた言葉は限定のためのものではなく説明のた
めの言葉であること、および本発明の真の範囲と
精神から離れないで、より広い面において特許請
求の範囲内で変更できることを理解すべきであ
る。
【図面の簡単な説明】
第１図はスペリ・ユニバツク1108コンピユータ
用のマクロ命令のフオーマツトとフイールドを示
す線図、（スペリ・ユニバツクはスペリ・ラン
ド・コーポレーシヨンの商標）、第２図は本発明
を組込んでいるコンピユータの簡易略ブロツク線
図、第３図は第２図のコンピユータに利用された
マイクロ・コードの構造を示すフローダイヤグラ
ム、第４図は本発明に従つて第２図のコンピユー
タに用いられたマイクロ命令制御語のフオーマツ
トとフイールドを示す線図、第５図は第２図のコ
ンピユータの詳細略ブロツク線図、第６図は第５
図のコンピユータの局部処理装置を作成するのに
用いられたマイクロ処理装置スライスの略ブロツ
ク線図、第７図はDACテーブル・メモリに記憶
されたデフアード動作制御語を示すメモリ・マツ
プ線図、第８図は第５図のコンピユータに用いら
れたテーブル駆動制御論理回路の略ブロツク線
図、第９図は本発明に従つて第５図のコンピユー
タのマイクロ命令の制御の流れを示すフローチヤ
ート、第１０図は本発明に従つて第５図のコンピ
ユータのマイクロサイクルの間に起る種々の活動
のタイミングを示すタイミング線図、第１１図は
本発明の３方法マイクロ命令オーバラツプに従つ
て第５図のコンピユータのマイクロサイクルの間
に起る事象を示すタイミング線図、第１２図は本
発明に従つて３つのサイクルに関する３方法マイ
クロ命令オーバラツプを描いている第５図のコン
ピユータの３つの連続するマイクロサイクルを示
すタイミング線図、第１３図は本発明に従つて実
および仮想分岐に特に関して第５図のコンピユー
タの３つの連続するマイクロサイクルを示す例示
流れ線図、第１４図は本発明に従つて特に３方法
マイクロ命令オーバラツプに関して第５図のコン
ピユータの３つの連続するマイクロサイクルの間
に起る詳細な活動を示すタイミング線図、第１５
図は「共通」マイクロ命令を描いた流れ線図、第
１６ａ〜ｃ図は「フエツチ・シングル・オペラン
ド・ダイレクト」マクロ・レパートリ・クラスベ
ースに用いるマイクロルーチンを描いた流れ線
図、第１７図は「アツド・ツウ・Ａ・ダイレク
ト」マクロ命令に用いるマイクロルーチンを描い
てた流れ線図、第１８ａ〜ｄ図は「フエツチ・シ
ングル・オペランド・インダイレクト」マクロレ
パートリ・クラスベースに用いるマイクロルーチ
ンを描いた流れ線図、第１９ａ〜ｆは「フエツ
チ・シングル・オペランド・イメデイエツト」マ
クロレパートリ・クラスベースに用いるマイク
ロ・ルーチンを描いた流れ線図、第２０図は「ア
ツド・ツウ・Ａ・イメデイエツト」マイクロ命令
に用いるマイクロルーチンを描いた流れ線図、第
２１ａ〜ｃ図は「ジヤンプ・グレータ・アンド・
デクレメント」マクロレパートリ・クラスベース
に用いるマイクロルーチンを描いた流れ線図、第
２２ａ〜ｃ図は「ジヤンプ・グレータ・アンド・
デクレメント」マクロ命令に用いるマイクロルー
チンを描いた流れ線図、第２３ａ〜ｃ図は「無条
件分岐」マクロレパートリ・クラスベースに用い
るマイクロルーチンを描いた流れ線図、第２４ａ
〜ｇ図は「ストア・ロケーシヨン・アンド・ジヤ
ンプ」マクロ命令に用いるマイクロルーチンを描
いた流れ線図、第２５ａ〜ｆ図は「ストア」マク
ロレパートリ・クラスベースに用いるマイクロル
ーチンを描いた流れ線図、第２６ａ〜ｂ図は「ス
トア」マクロ命令に用いるマイクロルーチンを描
いた流れ線図、第２７ａ〜ｃ図は「スキツプ・ア
ンド・コンデイシヨナル・ブランチ」マクロレパ
ートリ・クラスベースに用いるマイクロルーチン
を描いた流れ線図、第２８ａ〜ｃ図は「テスト・
メツト・イコール」マクロ命令に用いるマイクロ
ルーチンを描いた流れ線図、第２９ａ〜ｃ図は
「桁送り」マクロレパートリクラスベースに用い
るマイクロルーチンを描いた流れ線図、第３０ａ
〜ｂ図は「シングル・シフト・アルジエブライツ
ク」マクロ命令に用いるマイクロルーチンを描い
た流れ線図、第３１図は第５図のコンピユータの
局部処理装置の36−ビツト・モードの詳細を描い
た略ブロツク線図、第３２図は第５図のコンピユ
ータの局部処理装置の２×20ビツト・モードの詳
細を描いた略ブロツク線図、第３３図は第３１お
よび３２図の構成を組合せる論理回路を示す略線
図、第３４図は第５図のコンピユータのマクロ命
令レジスタおよびスタイサイザ・レジスタの詳細
を示す略ブロツク線図、第３５図は第５図のコン
ピユータの命令状態テーブルをアドレス指定する
論理回路を示す略線図、第３５ａ図は命令状態テ
ーブルのメモリ・マツプ、第３６図はＢ母線入力
マルチプレクサ、高速シフタ、桁送り／マスク・
アドレス・メモリおよびそのためのアドレスマル
チプレクサの詳細を示す略ブロツク線図、第３６
ａ図は桁送り／マスク・アドレス・メモリのメモ
リ・マツプ、第３７図は第５図のコンピユータの
局部メモリ・アドレス・マルチプレクサの詳細を
示す略ブロツク線図、第３８図は第５図のコンピ
ユータの局部メモリ、補数演算器およびＡ母線レ
ジスタの詳細を示す略ブロツク線図、第３９図は
本発明を実現するのに用いる第５図のコンピユー
タの局部メモリと共に用いられる書込み制御回路
の詳細を示す略ブロツク線図、第４０図は本発明
を実現するのに用いる第５図のコンピユータの制
御ストアのためのアドレス指定マルチプレクサと
ラツチの詳細を示す略ブロツク線図、第４１図は
本発明の実現するのに用いる第５図のコンピユー
タのデフアード動作制御メモリのアドレス指定ラ
ツチの詳細を示す略ブロツク線図、第４２図は本
発明を実現するのに用いる第５図のコンピユータ
のデフアード動作制御ラツチを示す略ブロツク線
図、第４３図は第５図のコンピユータの主メモ
リ・インタフエース制御論理回路の詳細を示す略
ブロツク線図、第４４図は第５図のコンピユータ
のメモリ・データ読出しレジスタの詳細を示す略
ブロツク線図、第４５図は第５図のコンピユータ
のレジスタ・アドレス・レジスタの詳細を示す略
ブロツク線図、第４６ａおよび４６ｂ図から成る
第４６図は第５図のコンピユータの汎用レジス
タ・スタツク・アドレス指定マルチプレクサの詳
細を示す略ブロツク線図、第４６ｃ図は予め定め
られた環境の下にある第５図のコンピユータの汎
用レジスタ・スタツクからゼロ出力をフオーシン
グする略ブロツク線図、第４７図は第５図のコン
ピユータの局部メモリ・アドレス指定レジスタの
詳細を示す略ブロツク線図、第４８図は第５図の
コンピユータのＢ母線セレクタの詳細を示す略ブ
ロツク線図、第４９図は第５図のコンピユータの
中のＤ母線−Ｂ母線転送のタイミングを示す線
図、第５０図は本発明を実現するのに用いる第５
図のコンピユータの局部処理装置の関数マルチプ
レクサとラツチの詳細を示す略ブロツク線図、第
５１図は本発明を実現するのに用いる第５図のコ
ンピユータの局部処理装置の出力制御関数マルチ
プレクサとラツチの詳細を示す略ブロツク線図、
第５２図は本発明を実現するのに用いる第５図の
コンピユータのSCSラツチの詳細を示す略ブロツ
ク線図、第５３図は本発明を実現するのに用いる
第５図のコンピユータの静的制御変数ラツチのセ
ツチングに関する詳細を示す略論理線図、第５４
図は第５図のコンピユータのP4局部処理装置B4
母線マルチプレクサの詳細を示す略論理線図、第
５５図は第５図のコンピユータの局部メモリ
（LM4）のアドレス指定マルチプレクサの詳細を
示す略論理線図、第５６図は第５図のコンピユー
タのノルマライザ・ヘルパの詳細を示す略ブロツ
ク線図、第５７図は第５図のコンピユータの桁送
り制御レジスタの詳細を示す略ブロツク線図、第
５８図は本発明に従つて３方法マイクロオーバラ
ツプによる操作を行なうのに第５図のコンピユー
タの１マイクロサイクルにわたつて制御フイール
ドを節約するのに用いるレジスタを示す略ブロツ
ク線図である。 １０……CPU、１１……主メモリ、１２……
命令アドレス・レジスタ、１３……マクロ命令レ
ジスタ（MIR）、１４……オペランド・アドレ
ス・レジスタ（OAR）、１５……メモリデータレ
ジスタ・書込み（MDRW）、１６……メモリデー
タ・レジスタ読出し（MDRR）、１７，１８，１
９，２７……局部処理装置（LP）、２４，２５，
２６，２８……局部メモリ（LM）、３１……プ
ログラム計数器、３２……汎用レジスタ・スタツ
ク（GRS）、３３……レジスタ・アドレス・レジ
スタ（RAR）、３４，３９……マルチプレクサ
（MUX）、３５……シフタ、３６……制御ストア
（CS）、３７……制御レジスタ、３８……命令状
態テーブル（IST）、４０……判断論理回路、４
１……制御回路、４４，４５，４６，４８……
ANDゲート、４７……ORゲート、４９……ライ
トLM4フリツプフロツプ、５０，５１，５３，
５４，６１〜６５，６７，６８……マルチプレク
サ、５２……論理回路、５５……部分語レジス
タ、６０……アドレスラツチ、６６……BRGレ
ジスタ、６９……桁送り計数レジスタ（SCR）、
７０……桁送り／マスクアドレスPROM、７１，
７７，７８……マルチプレクサ、７２……加算
器、７３……1/4語、７５……ノーマライザ・ヘ
ルパ（NH）、７６……ORゲート、７９……GRS
書込許可フリツプフロツプ、８０，８４，８６，
８９……マルチプレクサ、８１……局部メモリ・
アドレス・レジスタ（LMAR）、８２……補数演
算器、８３……Ａ母線レジスタ、８５，９０……
関数ラツチ、８８……８０，８２〜８７のブロツ
ク、８８′，８８″……８８と同じ、１００……マ
ルチプレクサ、１０１……ALU、１０２……マ
スク回路網、１０３……Ｂ母線ラツチ、１０４…
…シフタ、１０５……累算器（ACC）、１０６…
…デフアード動作制御テーブル、１１０，１１１
……バツフア、１１２，１１３……１オブ16マル
チプレクサ、１１４……論理関数コンピユータ、
１１５〜１２６……関数値セレクタ、１２７……
判断セレクタ、１２８……関数値セレクタ、１６
０〜１６９……マイクロプロセツサ、１７０〜１
７６，１８０〜１８３……桁上げ先廻り制御回
路、１９０〜１９３……ORゲート、１９４〜２
０１……ANDゲート、２１３，２２６，２２
７，２３６〜２３８……ANDゲート、２２０，
２３０……フリツプフロツプ、２２２……ラツ
チ、２２２……マルチプレクサ、２２４……排他
的論理和ゲート、２３９……ORゲート、２３
５，２４０，２４１……ラツチ、２４５……
DACTアドレス・レジスタ、２４６……DACFア
ドレス・レジスタ、２５０……DACラツチ、２
５５，２５７〜２６０……フリツプフロツプ、２
６１……OR論理回路、２６５……ANDゲート、
２６６……インバータ、２７０，２７１……ラツ
チ、２７５〜２７７……Ｄ形ラツチ、２７８……
復号器、２８０……Ｒ−Ｓラツチ、２８１……ラ
ツチセツト論理回路、２８２……ラツチリセツト
論理回路、２８５……ANDゲート、２８６……
ORゲート、２８７，２９０……インバータ、２
９５……優先権チツプ、２９６……マルチプレク
サチツプ、３００……ORゲート、３０１……
ANDゲート、３１０……レジスタ、Ｒ……リレ
ー、NOP……ドントライト（書込むな）。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の命令を実行できるデイジタルコンピユ
    ータであり、オーバラツプ動作を行うときにコン
    ピユータサイクルをむだにしないで命令取出しが
    命令実行と並行して行なわれるコンピユータサイ
    クルで動作するコンピユータ用の条件付き制御装
    置において、 それぞれが第１および第２の次のアドレス制御
    フイールドならびに第１および第２の関数制御フ
    イールドを有する複数の命令語を記憶している記
    憶手段と、 各コンピユータサイクルの間ごとに前記記憶手
    段から一つの命令語を取出す取出し装置と、 前記コンピユータの内部で作られた条件に従つ
    て第１および第２の判断信号を出す判断論理装置
    と、 を備え、 前記取出し装置が現在のコンピユータサイクル
    の前のコンピユータサイクルで取出された命令語
    の前記第１および第２の次のアドレス制御フイー
    ルドならびに前記第１の判断信号を受けて、前記
    第１の判断信号に従つて前記第１または第２の次
    のアドレス制御フイールドを選択し、前記現在の
    コンピユータサイクルにおいて前記第１の判断信
    号によつて選択された次のアドレス制御フイール
    ドに従つて前記記憶手段から次の命令語を取出す
    ように動作し、また 前記関数制御フイールドによつて指示された演
    算を実行する演算処理手段を備え、 前記演算処理手段が上述の前のコンピユータサ
    イクルに取出した前記命令語の前記第１および第
    ２の関数制御フイールドならびに前記第２の判断
    信号を受けて、前記第２の判断信号に従つて前記
    第１または第２の関数制御フイールドを選択し、
    前記現在のコンピユータサイクルに、前記第２の
    判断信号によつて選択された関数制御フイールド
    によつて指示された演算を実行するように動作
    し、 前記判断論理装置が前記前のコンピユータサイ
    クルの前に起つたコンピユータサイクルの間に取
    出した命令語を前記コンピユータが前記前のコン
    ピユータサイクルに実行したのに応じて前記コン
    ピユータ内で作られた条件に従つて前記現在のコ
    ンピユータサイクルで用いるための第１および第
    ２の判断信号を出すように動作すること、 を特徴とする条件付き制御装置。
JP10636478A 1977-09-02 1978-09-01 Digital computer having overlapping operation under time loss minimizing control Granted JPS5448134A (en)

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