JPH02242425A - プログラム可能論理ユニット及び信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は制御入力に供給される　インストラクション　
の制御によって、本　ユニット　の入ノコに供給される
　データ　に、２項または単項演算を　ビット　毎の動
作として加える　プログラム可能論理　ユニットに関す
るものである。

本発明は、さらに複数個の並列動作　プログラム　可能
論理　ユニット　を有する信号　プロセッサ　に関する
ものである。

（従来技術） １９８３年６月２０〜２２日に　デンマーク国、アール
バス　で開催された、［コンピュータ　アリスメテイク
第６　シンポジウムＪの刊行物１０−１６頁に、２項及
び単項演算のみでなく、加算演算を行うことができ、さ
らに桁上げ信号の形成及び処理を行うことのできる算術
（アリスメティック）及び論理　ユニット　が発表され
ている。しかし乍ら多くの　ディジタル　信号の　プロ
セス　の用途においては、加算演算及び桁上げ信号は必
要でない。

このためかかる場合には算術論理　ユニット　による　
ディジタル　信号の処理は実際に必要なものよりも遅く
なる。前述の刊行物には、マルチピッ１〜　演算を行う
ために、数個の算術及び論理ユニットを並列に接続する
ことも発表されていて既知である。このような並列動作
　ユニット（ＡＬＵ）は、例えば米国特許筒４．４９８
．１３５号に記載されており、これにおいてはＡＬＵは
１側では１つの入力に接続された　シフタ　と、他の入
力に接続された　マルチプライヤ　と、出力に接続され
た　アキュムレータ　との間に接続されている。

このような配置は、論理算術演算の実行に有利な構成で
あるが、反面各瞬時において演算動作を行う必要のない
余分な数の段階を通過するため、演算動作が時間的に非
効率的となる。

（発明の課題と構成） 本発明は、従来既知の算術論理　ユニット　よりも構成
が簡単であり、所期の演算動作を従来のものよりもより
高速に行いうるようにした　プログラム　可能論理　ユ
ニット　を得ることをその目的とする。

さらに本発明は、時間的にみて効率よく所期の演算を行
いうる信号　プロセッサ　を得ることを目的とする。

以上の目的を達成するため、本発明の　プログラム　可
能論理　ユニット　は、論理機能　ブロック　及び論理
演算を行うマルチプレクサ　回路を有し、これら　マル
チプレクサ　回路の入力は、オペランド　を供給する　
データ　バス　の導体に接続し、マルチプレクサ　回路
の出力を論理機能　ブロック　の入力に接続し、論理機
能　ブロック　の出力を出力　バッファ　を通じて出力
バス　に接続したことを特徴とする。

本発明による　プログラム　可能論理　ユニットは、２
項及び単項演算の実行のみてなく、ビット　毎動作（例
えば、　シフト　、　マスクスクランブル　動作等）を
行うことができ、かつ最小の時間内でこれらを効率的に
行うことができる。

本発明による　プログラム　可能論理　ユニット　の実
施例では、マルチプレクサ　回路の入力を　プログラム
　可能の組合せ　マトリクス　として　データ　バス　
の導体に接続する。この実施例は、　マルチプレクサ　
回路の入力間に今迄も必要であった接続と、既存の　デ
ータ　バスを所望に応じて使用することができ（例えば
、１回のみ使用することができ）、従って論理演算を余
分に行いうる可能性を生ずる利点がある。このような付
加的な　プログラム　の可能性は、全論理機能数を大幅
に増加させる可能性を生じ、これによって　プログラム
　可能論理　ユニット　の潜在的　ユーザー　は結合　
マトリックス　のプログラム　により定まる多数の論理
機能を選択することができる。

本発明による信号　プロセッサ　は、複数個の並列動作
の上述の如き　プログラム　可能論理ユニット　を有し
、これらの　プログラム　可能論理　ユニットを一方側
で　データ　バス　に接続し、他方では　データ　出力
　バス　に接続する。各種　プログラム　可能論理　ユ
ニット　のおのおのは、ユーザー　によって１回選択さ
れるべき特定の　パターン　とした　データ　バスの各
　データ　導体に接続するを要する。

本発明による信号　プロセッサ　の実施例では、同じ論
理動作に対する論理機能　ブロック　の制御入力を互い
に接続する。本発明でこのような接続を行うと、制御線
の数を制限できて有利である。

本発明のこれら実施例は各請求項に記載の如くである。

（実施例） 以下図面により本発明を説明する。

第１図は　データ　バス　（母線）５に接続されている
　メモリ　３を有し、　データ　バス５には第１　レジ
スタ　７及び第２　レジスタ９が接続されている信号　
プロセッサ　１の一部を示す　ブロック　図である。こ
れらの　レジスタ　７及び９は、　プログラム　可能論
理　ユニット　１１によって　プロセス　（処理）され
る複数の　オペランド　（被演算数）を蓄積する作用を
行う。　　レジスタ　７及び９の容量は信号　プロセッ
サ　１の　ユーザー　（利用者）によって決定されるべ
きものであり、例えば信号　プロセッサ　１が使用され
る用途によって定まる。種々の　オペランド　を　レジ
スタ　７及び９に蓄積する目的は、　データ　ハ′ス　
５の　オーバーロード　（過負荷）を回避するためであ
る。　プログラム　可能論理　ユニット　１１によって
遂行されるべき論理演算は、　バス　１３Ａによって指
令を伝達される　インストラクション　レジスタ１５内
で選択され、　インストラクション　バス１３Ｂを通し
て　ユニット１１に送られる。　プログラム　可能論理
　ユニット１１によって　オペランド　に加えられた演
算結果は、　バッファ１７を通じて　データ　出力　バ
ス　１９に送られる。

上述の　メモリ　３、　データ　バス　５、　バス　１
３Ａ１　　インストラクション　バス　１３Ｂ１デーク
　出力　バス　１９は信号　プロセッサでは既知の　ユ
ニット　であり、これらは信号プロセッサ　が算術演算
をも行うべきときに普通一般に信号　プロセッサ　内に
　プログラム　可能論理　ユニット　と共に設けられる
信号　プロセッサ　の既知の演算及び論理　ユニッ）（
ＡＬＵ）と協動する。

第２図は　プログラム　可能論理　ユニット１１の部分
１１ｉ　　（ｉ　＝　１・・・ｎ）を示すより詳細なブ
ロック　図である。論理　ユニット１１はこのような部
分をｎ個（例えばｎ−８）有している。

プログラム　可能論理　ユニット１１の部分１１ｉ　は
分配　バス　２１、第１　マルチプレクサ２３、第２　
マルチプレクサ　２５、並びに一般機能ブロック　２７
を有している。図面に見られるように分配　バス　２１
は、すべての論理　ユニット１１ｉ、　１１ｉ＋１等の
間に延長されており、　レジスタ７．９の出力はこの分
配　バス　に接続されている。　マルチプレクサ　２３
及び２５の入力は、信号プロセッサ　１の　ユーザー　
の所望によって分配　バス　２１の各種導体に接続され
る。　マルチプレクサ　２３及び２５は、　インストラ
クションバス　１３Ｂを通じて入力に　インストラクシ
ョン　を受信する　ローカル　復号　　ユニッ１へ２９
によって制御され゛る。　ローカル　復号　ユニット２
９はさらに一般機能　ブロック　２７の制御も行う。

本発明の一実施例では、　ローカル　復号　ユニット２
９は論理　ユニット１１のｎ個の機能ブロック　の全て
を制御し、このため　レジスタ７及び９により供給され
る　オペランド　に対し何れの論理演算を遂行するかを
決定する。　ローカル　復号　ユニット　２９の出力は
　マルチプレクサ　２３及び２５を別個に制御し、信号
　プロセッサ　１内に配置されている　プログラム　可
能論理　ユニッ）　　ｌｌｉ　の各部の他の　マルチプ
レクサ　にも同じ作用を行う。　マルチプレクサ２３の
出力を、　インバータ　１１を通じて一般機能ブロック
　２７の入力に接続する。さらに　インバータ　Ｉ２を
通じて、　インバータ　■、の出力を一般機能　ブロッ
ク　２７の第２入力に接続する。

同様に　マルチプレクサ　（または　マルチプレックス
　スイッチ）２５の出力を、第１　インバータ　Ｉ３を
通じ、またこの第１　インパーク　Ｉ３に冊 接続された第２　インバータ　Ｉ４を通じて一般機能　
ブロック　２７の入力に接続する。　マルチプレクサ　
２３及び２５が信号Ａ及びＢを供給するとき、これら　
インバータ　Ｉ、ないしＩ４の出力は、それぞれ信号Ａ
、Ａ、Ｂ、Ｂを供給する。　インペラ　Ｉ５及び工６を
通じてこの部分１１ｉ内で形成された論理演算結果を出
力Ｏ３及び０．に供給する。

第３図は既知の一般機能　ブロック　２７の　トランジ
スタ　配置を示す図である。前記の信号Ａ。

Ａ、Ｂ及びＢを一般機能　ブロック　２７の４つの入力
に供給する。信号Ａを　トランジスタ　Ｔ１及びＩ２の
制御電極に供給し、信号Ａを　トランジスタ　Ｉ３及び
Ｉ４に、また信号Ｂ及びＢを　トランジスタ　Ｔ、、、
　Ｉ６及びＴ、、　Ｔ、にそれぞれ供給する。機能　ブ
ロック　２７は４個の制御入力ｃｎｔｌ、ないしｃｎｔ
１４を有しており、これによって機能　ブロック　２７
が遂行すべき論理機能を選択する。入力ｃｎｔｌ、の制
御信号が論理値　”′ハイ°”　であり、機能　ブロッ
ク　２７の入力Ａ及びＢが　“′ハイ゛であると、信号
Ａ、Ｂは機能　ブロック　２７の出力３１に現れる。い
くつかの制御信号を論理値“ハイ゛とすることによって
出力３１にはＯＲ機能が形成される。この一般機能　ブ
ロック　のトランジスタ　ダイヤグラム　より、この　
ブロック　が単項（ｍｏｎａｄｉｃ　）及び２項（ｄｙ
ａｄｉｃ）演算の全てを行いうろこと明かである。

第４図は　プログラム　可能論理　ユニットの各部１１
ｉ　に使用しろる　トランジスタ　ダイヤグラム　を示
す。図示の　マルチプレクサ　は４個の　トランジスタ
　Ｔｑ＋　ＴＩＯ＋　Ｌｌ及びＴＩ２を有しており、こ
れらのおのおのは入力ｃｍｕｘ　１ないしくｍｕｘ　ｄ
上の別個の信号によってそれぞれ　ターンオン　及び　
クーン　オフ　されうる。入力４１４３、４５及び４７
ばそれぞれ信号へ〇、　Ａｌ、　２及びＡ３を受信し、
入力ｃｍｕｘ　１ないしｃｍｕｘ　４を通じて　トラン
ジスタ　の１個または１個以上を制御することにより上
記入力信号の１または１以上を出力に送出しうる。この
ようにして　マルチプレクサ　はＯＲ回路として動作す
ることができる。第２図に示すように、　マルチプレク
サ　２３と２５とを別個の制御入力で制御し、　ローカ
ル　復号　ユニット２９により　マルチプレクサ　２３
及び２５への制御信号数Ｍを第４図示の　マルチプレク
サ　回路を使用するときは８個となるようにすると有利
である。

すべての論理機能　ユニット　の出力が論理値ハイ”′
　信号を生ずるか否かを　テスト　しうるようにすると
有利であることが発見された。これを行うには、　イン
バータ　■５を通じて一般機能　ブロック　２７の出力
信号０８を入力に受信するＮＯＲ・ゲート　を設ける。

ｉを１ないしｎとするとき、論理　ユニッ１へ１１の部
分１１ｉ内の各論理機能　ブロック　の　インバータ　
Ｉ５の出力を　トランジスタ　５１の入力に接続する。

（ｉ−１〜ｎ）これらの　トランジスタ　５．．５□・
・・５８・・・５ｏは並列に接続し、その１端を接地し
、他端を　デイプしノージョン　モード　ＭＯＳ　トラ
ンジスタ　５０に接続する。この　１〜ランジスタ　５
０は供給電圧■。、への接続を構成する。　　トランジ
スタ　５０の制御電極を接地する。かく構成されるＮＯ
Ｒ・ゲート　の出力Ｏは、　プログラム　可能論理　ユ
ニット１１の部分１１ｉの各出力信号０、のＡＮＤ−機
能となる出力信号を供給する。

本発明による　プログラム　可能論理　ユニット　は、
上述の論理演算のみではなく、以下の例に述べる、いわ
ゆる　ガロヮ　分野（Ｇａｌｏｉｓ　ｆｉｅｌｄ）の乗
算の遂行にも適している。

ガロワ　分野における８　ピッＩ−語ＩＮ　（０）ない
しＩＮ（７）の定数による乗算の演算は、次の論理演算
動作によって表される。

ＯＵＴ　（０）　−１Ｎ　（７） ＯＵＴ（１）　−１Ｎ（０） ＯＵＴ（２）−１Ｎ（１）　＋　ＩＮ（７）０１１Ｔ（
３）＝ＩＮ（２）　＋　ＩＮ（７）ＯＵＴ（４）−１Ｎ
（３）　＋ＩＮ（７）ＯｔｌＴ（５）　＝ＩＮ（４） ＯＵＴ（６）　＝　ＩＮ（５） ＯｌｌＴ（７）　＝ＩＮ（６＞ すなわちこの演算には（８ビット　の）単に１個の一般
機能　ブロック　に乗算回路及び分装置５ バス　を付属させたものを必要とするのみである。

この結果は１　クロック　サイクル　で得られる。

侃に、従来既知の算術（アリスメテインク）及び論理　
ユニット　を有する　プロセッサ　を使用するとすると
、３個の一般機能　ブロック　と、１個の桁上げ　ビッ
ト　ブロック　と、１個の桁上げ　ルック　アヘッド　
回路と、１個の　シフタ　と、定数の蓄積のための１個
の　レジスタを必要とし、さらに１個は詔（ワード）の
　シフト　用で、他の１個は定数に対する排他的・ＯＲ
動作のための計２個の　クロック・サイクル　を必要と
することとなる。

【図面の簡単な説明】

第１図は本発明による　プログラム　可能論理ユニット
　を有する信号　プロセッサ　の一部を示す　ブロック
　図、 第２図は本発明による　プログラム　可能論理ユニット
　を示す　ブロック図、 第３図は一般機能　ブロック　とした　トランジスタ　
構成ｌ、 第４回は複式　（マルチプレクサ）　回路とした　１〜
ランジスタ　構成図、 第５図は出力　ＡＮＤ・ゲート　とした　トランジスタ
　構成図である。 ■車制号■且班 １・・・信号　プロセッサ ２・・・メモリ ５・・・データ　バス ７．９・・・レジスタ １１・・・プログラム　可能論理　ユニット１３八・・
・パス １３Ｂ・・・インストラクション　バス１５・・・イン
ストラクション　レジスタ１７・・・バッファ １９・・・データ　出力　バス ２１・・・分配　バス ２３２５・・・マルチプレクサ ２７・・・一般機能　ブロック ２９・・・ローカル　復号　ユニット 特 許 出 願 人 工ヌ・ヘー・フィリップス・ フルーイランペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、制御入力に供給されるインストラクションの制御に
   よって、本ユニットの入力 に供給されるデータに、２項または単項 演算をビット毎の動作として加えるプ ログラム可能論理ユニットにおいて、 論理機能ブロック及び論理演算を行う マルチプレクサ回路を有し、これらマル チプレクサ回路の入力は、オペランドを 供給するデータバスの導体に接続し、 マルチプレクサ回路の出力を論理機能ブ ロックの入力に接続し、論理機能ブロッ クの出力を出力バッファを通じて出力 バスに接続したことを特徴とするプログ ラム可能論理ユニット。 ２、マルチプレクサ回路の入力をプログラ ム可能の組合せマトリクスとしてデ ータバスの導体に接続してなる請求項１ 記載のプログラム可能論理ユニット。 ３、論理機能ブロックとマルチプレクサ 回路の間にインバータ回路を接続し、こ れによって論理機能ブロックに反転及び 非反転オペランドを供給しうるようにし た請求項１または２記載のプログラム可能 論理ユニット。 ４、論理機能ブロックがオペランドＡ 及びＢに対し、論理演算Ａ・Ｂ、Ａ・＠Ｂ＠、＠Ａ＠・
   Ｂまたは＠Ａ＠・＠Ｂ＠の１またはそれ以上を実行し、
   かつ各演算に対する制御入力を具えてなる請求項１、２
   または３記載のプログラム 可能論理ユニット。 ５、論理ユニットが２個の同時動作マル チプレクサ回路を有し、そのおのおのは論 理機能ブロックに対する１つのオペラ ンドを選択する請求項１ないし４の何れか 記載のプログラム可能論理ユニット。 ６、各マルチプレクサ回路が４個の入力および１個の出
   力を有してなる請求項５記載のプログラム可能論理ユニ
   ット。 ７、マルチプレクサ回路が別個の制御入力を具え、それ
   ぞれ互いに独立して動作しうる如くした請求項６記載の
   プログラム可能論理 ユニット。 ８、インバータ回路が第１及び第２インバ ータの直列接続を有し、そのうちの１つは 反転オペランドを供給し、他方は非反転 オペランドを供給する請求項３記載のプロ グラム可能論理ユニット。 ９、請求項１ないし８の何れか１つに記載のプログラム
   可能論理ユニットを複数個 並列動作するように有してなる信号プロセ ッサ。 １０、各論理機能ブロックの出力を、論理 ＡＮＤ機能を遂行する論理ゲートの入力 に接続してなる請求項９記載の信号プロセ ッサ。 １１、出力バッファユニットが、論理機能 ブロックの反転及び非反転演算結果をデ ータ出力バスに供給し、ＮＯＲ・ゲー トとして構成されている論理ゲートに 反転演算結果を供給する請求項１０記載の信号プロセッ
   サ。 １２、同じ論理動作に対する論理機能ブロックの制御入
   力を互いに接続した請求項９、１０または１１記載の信
   号プロセッサ。 １３、第１オペランド選択用マルチプレク サ回路の制御入力を並列に接続し、また同 様に第２オペランド選択用マルチプレ クサ回路の制御入力を並列に接続してなる 請求項９、１０または１１記載の信号プロセッサ。 １４、並列接続制御入力をプログラム可能論理アレイ（
   ＰＬＡ）の出力に接続した請 求項１２または１３記載の信号プロセッサ。