JPS6115273A

JPS6115273A - ベクトル演算処理装置

Info

Publication number: JPS6115273A
Application number: JP13591384A
Authority: JP
Inventors: Kunihiko Sakata; 邦彦坂田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-30
Filing date: 1984-06-30
Publication date: 1986-01-23
Also published as: JPH0562388B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、マスク付ベクトル演算機能を有するベクト
ル演算処理装置に関する。。

〔発明の技術的背景とその問題点〕

大量のプレイ・オペランド・データを処理するベクトル
演算の一つとして、マスク付ベクトル演算が知られてい
る。このマスク付ベクトル演算は、オ（ランド・データ
に対して成るビ。

ト列（マスクビット列）のピット（マスクビット）をそ
れぞれ割当て、このビットに応じ、演算を実行するか、
或いはオペランド・データをそのまま出力するかを制御
する演算である。

第３図は、マスク付ベクトル演算の一般的なフローチャ
ートを示す。マスク付ベクトル演算では、まずビット列
の中からオペランド・データに対応するビットが読出さ
れる。そして、このビットを分岐条件にして分岐し、演
算を実行するか、或いは演算を実行せずにオペランド・
データを出力し、次のデータの処理に移る。

ところで、ベクトル演算処理装置は、アレ、イ・第４ラ
ンド・データを高速に処理するために、一般に７９イブ
ラモの種ベクトル演算処理装置の演算単位ごとの基本構成を
第４図に示す。同図において、１ノは第１演算部、１２
はノやイブラインレジスタ（ＰＲ）、１３は第２演算部
である。第４図のベクトル演算処理装置では、パイプラ
インレジスタ１２により、演算を上下２段に分割し、そ
れぞれを（即ち第１演算部１１．および第２演算部１３
での各処理を）並列に動作可能とすることにより、演算
ノやイブライン処理が行なわれる構成となっている。

しかし、第４図のベクトル演算処理装置を用いて、第３
図のフローチャートで示されるマスク付ベクトル演算を
実行する場合、マスクビットの判断動作や、演算を実行
せずにオペランドデータをそのまま出力する動作によっ
て演算・やイブラインが乱される問題があった。このた
め、従来のベクトル演算処理装置では、マスク付ベクト
ル演算の場合に演算パイプライン処理が適用できない欠
点があった。

また、この種の従来のベクトル演算処理装置では、除算
処理の実行の際に１除数；０％または固定小数点除算オ
ーバーフローが発生した場合、次に述べるように演算エ
ラー（除算エラー）の制御が煩雑になる欠点もあった。

一般に、ベクトル演算処理装置などの演算処理装置では
、除数＝０、または固定小数点除算オーバフローが発生
すると、被除数（第１オペランド）奢不変として演算エ
ラー割込みを発生させる必要がある。このため、従来の
演算処理装置では、除算演算部が結果を出力する前に演
算エラー割込みを発生させ、除算演算部の出力を禁止す
る手段が採用されていた。これに対し、除数＝０および
固定小数点除算オーバフローを除く演算エラーの場合に
は、演算部からの結果出力の後で演算エラー割込みが発
生される構成となっていた。このため、従来の演算処理
装置では、演算エラー割込みのタイミングとして、結果
出力の前と後との２つを必要とし、したがって演算エラ
ーの制御（除算エラー処理）が煩雑とな夛、そのだめの
ハードウェア構成も複雑なものになっていた。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでその目的は
、マスク付ベクトル演算実行においても演算パイプライ
ン処理が適用できるベクトル演算処理装置を提供するこ
とにある。

この発明の他の目的は、結果が第１オＲランド不変とな
る演算エラー発生時の演算エラーの制御の簡略化全図る
ことにある。

〔発明の概要〕

この発明によれば、第１オペランドと第２オペランドと
の間の演算を、ｎ段の／母イブライン処理によυ実行す
る演算部を備えたマイクロプログラム制御方式のベクト
ル演算処理装置が提供されている。

上記ベクトル演算処理装置には、演算対象となる第１オ
にランドを保持するバッファレジスタと、マスク付ベク
トル演算に際してマスクビット列を保持し、同ビット列
を上記演算部のパイプライン処理に同期して１ビットず
つシフトするシフトレジスタとが設けられている。バッ
ファレジスタに保持された第１オペランド、およびシフ
トレジスタの所定位置から出力されるマスクビットは、
演算部の／４’イブライン処理に同期して、縦続ｎ−１
段構成の各パイプラインレジスタを順に介して出力され
る。最終段のパイプラインレジスタからの出力データ中
のマスクビットは、結果が第１オペランド不変となる演
算エラーを示す、上記演算部からのエラー信号と共に論
理ゲートに導かれ、論理和がとられる。選択出力手段は
、この論理ｒ−）からの出力信号に応じ、演算部の演算
結果、または上記最終段のパイプラインレジスタからの
出力データ中の第１オペランドのいずれか一方を選択出
力する。

〔発明の実施例〕

第１図はこの発明の一実施例に係るベクトル演算処理装
置の構成を示す。同図において、２ｏＦｉマイクロプロ
グラム制御部、２１はマイクロ制御部２０からのマイク
ロ命令の転送路であるマイクロ命令バス（以下、ＭＩパ
スと称す）である。２２は第１オペランドの転送路であ
るデータバス（Ａバスと称す）、ＺＳは第２オペランド
の転送路であるデータバス（Ｂバスト称す）、２４は演
算結果の転送路であるデータバス（Ｓバスと称す）であ
る。Ａ１〜Ａｍｔｌｉ２段の演算パイプライン処理機能
を有する演算部、Ｍはマスク付ベクトル制御部である。

演算部Ａ１〜Ａｍは、固有の演算機能（例えば加算、乗
算など）を有している。演算部Ａｔ（１＝１〜ｍ）にお
いて、３１１はＡパス２２経由で導かれる第１オ＜５ン
ドヲ保持するバッファレジスタ（ＢＲ）、３２１はＢバ
ス２３経由で導かれる第２オペランドを保持するバッフ
ァレジスタ（ＢＲ）である。

３３１は第１演算部（初段演算部）、３４Ｉはパイプラ
インレジスタ（ＰＲ）、３５ｉｔｉｇ２演算部（最終段
演算部）である。３６１はマスク付ベクトル制御部Ｍか
らの後述する出力制御信号５７が導かれるインバータ、
Ｊ７１ｉｉＭＩパス２１経由で導かれる（マイクロプロ
グラム制御部２０からの）マイクロ命令に従って演算部
ＡＩ内の各部を制御する制御回路（ＣＮＴ　）である。

３８量は制御回路３７１からの出力制御信号Ｊ９１：Ｔ
ｈよびインバータ３６１からの出力信号が導かれるアン
ドデート、４０ｉは出力ドライバである。出力ドライバ
４０１は、アンドゲートｓｓｌからの出力信号である出
力制御信号４１１に応じ、第２演算部３５１の演算結果
をＳバス２４に出力する。

この実施例において、演算部Ａｍは除算機能を有する除
算実行部である。演算部ＡｍＫは、バッファレジスタ３
２ｍに保持された第２オペランド（除数）が「０」であ
るか否かを検出するゼロ検出部（ＺＤＥＴ　）　４２、
およびオアタート４３が更に設けられている。ゼロ検出
部４２は、除数＝０の検出結果を保持し、除数−〇検出
信号４４を出力するフラグレジスタ（図示せず）を有す
る。ゼロ検出部４２からの除数−〇検出信号４４はオア
ゲート４３に導かれる。このオアゲート４３には、固定
小数点除算オーバフローを示す、演算部３５ｍからのエ
ラー信号４５も導かれる。オアゲート４３からの出力信
号は、結果が第１オペランド（被除数）不変となる除算
エラーを示す除算エラー信号４６として、制御回路Ｊ　
７　ｍ　ｉ−よびマスク付ベクトル制御部Ｍ（内の後述
するオアゲート５５）に導かれる。

マスク付ベクトル制御部Ｍにおいて、５１はＡパス２２
経由で導かれる第１オペランドを保持スるバッファレジ
スタ（ＢＲ）、５２はＢパス２３経由で導かれるマスク
ビット列が初期設定されるシフトレジスタ（Ｓ　Ｒ）、
ｓ　ｓｆｉハイプラインレジスタ（ＰＲ）である。パイ
プラインレジスタ５３には、バッファレジスタ５ノから
の出力データ（第１第４ランド）、およびシフトレジス
タ５２の所定位置、例えば最上位ビット位置からの出力
ビット（マスクビット）が、演算部Ａ１の演算／やイデ
ライン処理に同期して保持される。５４はＭＩ片パス１
経由で導かれる（マイクロプログラム制御部２０からの
）マイクロ命令に従ってマスク付ベクトル制御部Ｍ内の
上記各部を制御する制御回路（ＣＮＴ　）、５５はオア
ダーｈ、５６Ｆｉ出力ドライバである。オアゲート５５
には、パイプラインレジスタ５３に保持された上記マス
クビット、および除算機能を有する演算部Ａｍからの除
算エラー信号４６が導かれる。オアｒ−）５５からの出
力信号は、出力制御信号５７として出力ドライバ５６、
および演算部３３１〜３３ｍ（内のインバータ３６１〜
３６ｍ）に導かれる。出力ドライバ５６は、オアゲート
５５からの出力制御信号５７に応じ、ノｆイゾラインレ
ノスタ５３に保持された上記第１オペランドをＳパス２
４に出力する。

次に、この発明の一実施例の動作を説明する。

演算部Ａ１＝Ａｍは独立に動作可能であシ、マイクロプ
ログラム制御部２０からＭＩパス２１経由で転送される
マイクロ命令によって制御される。演算部Ａｌ−Ａｍは
、それぞれに割当てられているマイクロ命令によって起
動される。

ここで、例えば演算部ＡＩＫよって処理される演算のマ
スク付ベクトル演算の動作を、第２図のタイミングチャ
ートを参照して説明する。

マスク付ベクトル演算Ｋｂいては、まずマスクビット列
（Ｍｏ　　、　Ｍ、　・Ｍｎ　）を、Ｓパス２３からマ
スク付ベクトル制御部Ｍ内のシフトレジスタ（ＳＲ）、
５２１Ｃ取込む処理が行なわれる。次に、第２図のタイ
ミングチャートに示される演算が行なわれる。第２図に
おいて、Ｋは第１演算部３３１の動作、Ｌは第２演算部
３５１の動作を示す。またＳけ（マスク付ベクトル制御
部Ｍにおいて）バッファレジスタ（ＢＲ）５７からの出
力データおよびシフトレジスタ（ＳＲ）５２の最上位ビ
ット位置からの出力ビットを／Ｊ’イブラインレジスタ
（ＰＲ）５３に取込むまでのタイミング、Ｔはノぐイゾ
ラインレジスタ５３からＳパス２４へ結果を出力するま
でのタイミングを示す。

今、成るマイクロ命令によって演算部Ａ１にマスク付ベ
クトル演算の起動がかけられたものとする。このとき、
同じマイクロ命令によって、マスク付ベクトル制御部Ｍ
Ｋも起動がかけられる。演算部Ａ、では、制御回路３７
１の制御によシ、第１のアレイ・オペランド・データ（
Ｘｏ　ｌＸ＋＋・・・Ｘｎ　）の先頭要素である第１オ
ペランドＸｏがＡパス２２からバッファレジスタ３１１
に取込まれると共に、第２のアレイ・オぜランド・デー
タ（Ｙｏ　　ｌ　Ｙｌ　　、・・・Ｙｎ　）の先頭要素
である第２オペランドＹｏがＳパス２３からバッファレ
ジスタ３２１に取込まれる。そして、バッファレジスタ
３１．．３２！Ｉ／Ｃ取込オれたＸＯ＋ＹＯ間の演算が
第１演算部３３．で開始される。これが前記した動作Ｋ
（第２図参照）である。一方、マスク付ベクトル制御部
Ｍでは、上記第１オペランドＸｏがＡバス２２からバッ
フ７レジスタ５１に取込まれ、前記した動作Ｓ（第２図
参照）が開始される。

次のサイクルにおいて、演算部Ａ１では、第１演算部３
３１からのＸ　Ｏ＋　Ｙ　Ｏに関する演算の中間結果が
パイプラインレジスタ５４１Ｉｃ取込まれる。そして、
パイプラインレジスタ３４１に取込まれた中間結果に基
づいてＸＯ＋ＹＯの最終演算結果ＺＯを生成する演算が
第２演算部３５、で行なわれる。これが前記した動作Ｌ
（第２図参照）である。また、演算部Ａ１では、この動
作りと並行して、次の演算対象要素であるオペランドＸ
１　＋Ｙｌｔバス２２．２３からバッファ”！　＋３２
１に取込みＸＩＩＹＩ間の演算を開始する動作Ｋ（第２
図参照）が行なわれる。一方、マスク付ベクトル制御部
Ｍでは、バッファレジスタ５ノから出力される第１オに
ランド（この例ではＸ６）、：Ｔｈよびシフトレ・ゾス
タ５２から出力されるマスクビット（この例ではマスク
ビット列の先頭ピッ）Ｍｏ）’ｒパイプラインレソスタ
５３に取込む動作Ｔ（第２図参照）が行なわれる。また
、マスク付ベクトル制御部Ｍでは、この動作Ｔと並行し
て、次のオ＜　ｙ　ｙド（第１第４ランド）Ｘ１’ｒｋ
バｙ、２２からバッファ５１に取込むと共に、シフトレ
ジスタ５２を左１ビットシフトする動作Ｓ（第２図参照
）が行なわれる。これによシ、シフトレジスタ５２の最
上位ビット位置からは、マスクビットＭ１が出力される
。なお、第２図において記号Δは、シフトレジスタ５２
のシフトタイミングを示す。

このように、この実施例では、演算部Ａ１は第１オペラ
ンドと第２オペランドとの間の所定の演算を、マスク付
ベクトル演算指定に無関係に（即ち、マスクビットの状
態に無関係に）、通常のベクトル演算と同様に２段の演
算ノｆイプライン処理で実行する。また、マスク付ベク
トル制御部Ｍは、演算部Ａ１でのＡイブライン処理に同
期して、２段のノセイデライン処理で第１オペランドを
順に取込み出力する。

マスク付ベクトル制御部Ｍでは、前記動作Ｔにおいて、
パイプラインレジスタ５３に取込まれているマスクビッ
ト（この例ではＭｏ　　）が、オアゲート５５に導かれ
、同オアゲート５５から出力制御信号５７として出力さ
れる。この信号５７は、マスク付ベクトル制御部Ｍ内の
出力ドライバ５６に供給されると共に、演算部Ａｌ−Ａ
ｍ内のインバータ３６１〜３６ｍＫも供給される。イン
バータ３６．〜３６ｍからの出力信号は、演算部Ａ１−
Ａｍ内の制御回路３７１〜３ｙｍからの出力制御信号３
９１〜３９ｍと共に対応するアンドゲート３８１〜ａｔ
ｔｏＶｃ供給される。アンドゲート３Ｂ、〜３Ｂｍから
の出力信号である出力制御信号４１１〜４１ｍは対応す
る出力ドライバ４Ｊ〜４０ｍＫ供給される。演算部Ａ１
が起動されたこの例では、制御回路３７１〜３７ｍから
の出力制御信号３９１〜３９ｍのうち、信号３９１だけ
が真（”１’）である。したがって、演算部Ａ１以外の
演算部からのＳバス２４へのデータ出力は、マスク付ベ
クトル制御部Ｍからの出力制御信号５６（即ちマスクビ
ット）ＶＣ無関係に禁止される。

この場合、オアゲート５５がらの出力制御信号５７（こ
の例ではマスクピッ）Ｍ、）が偽（′０”）であれば、
アンドゲート３８１がらの出力制御信号４１．は真（”
１’）となり、出力ドライバ４０１は出力イネ−グル状
態となる。一方、マスク付ベクトル制御部Ｍ内の出力ド
ライバ５６は、出力ディスニーグル（出力ハイ・インピ
ーダンス）状態となる。この結果、第２演算部３５１の
演算結果、即ち演算部Ａ！の演算結果（この例ではＺｏ
　）がＳパス２４ｔｌＣ出力される。これに対し、オア
ゲート５５からの出力制御信号５７（マスクビｙ）Ｍｅ
）が真（″１″）であれば、アンドゲート３８１からの
出力制御信号４１１は偽（″０”）となシ、出力ドライ
バ４０゜は出力ディスエーブル状態となる。一方、マス
ク付ベクトル制御部Ｍ内の出力ドライバ５６は出力イネ
ーブル状態となる。この結果、パイプラインレジスタ５
３からの出力データ中の第１オペランド（この例ではＸ
ｏ　　）がＳパス２４ｔｌＣ出力される。以下、同様の
動作が第２図のタイミングチャートに示すように繰返さ
れる。

なお、上記の例では、マスク付ベクトル制御部Ｍが、演
算部Ａ、のマスク付ベクトル演算を起動するマイクロ命
令によって起動された場合であるが、マスク付ベクトル
制御部Ｍは、演算部Ａｉ（１＝１〜ｍ）のマスク付ベク
トル演算を起動するマイクロ命令によって起動される。

したがって、マスク付ベクトル制御部Ｍは、ｍの値（演
算部の数）に無関係に１つでよい。

次に、成る除算マイクロ命令によシ、除算実行部として
の演算部Ａｍが起動された場合の動作を説明する。この
実施例では、同じ除算マイクロ命令によって（前記した
マスク付ベクトル演算用のマイクロ命令の場合と同様Ｋ
）マスク付ベクトル制御部Ｍも起動される。演算部Ａｍ
では、除算実行に際し、第１オペランド（被除数）がＡ
パス２２からバッファレジスタ３１ｍに取込まれると共
に、第２オにランド（除数）がＢバス２３からバッファ
レジスタ３２ｍに取込まれる。このとき、マスク付ベク
トル制御部Ｍでは、上記第１オ（ランド（被除数）がＡ
パス２２からバッファレジスタ５ノに取込まれる。

演算部Ａｍでは、バッファレジスタ３１ｍ、３２ｍに取
込まれた第１．第２オペランドを用いた除算が第１演算
部３３ｍで開始され、その中間結果がパイプラインレジ
スタ３４ｍに取込オれる。

このとき、ゼロ検出部（ＺＤＥＴ　）　４２け、バッフ
ァレジスタ３２　ｍ　Ｋ取込捷れた第２オペランド（除
数）がｒＯＪであるか否かの検出を行ない、その結果を
（ツクイブラインレジスタ３４（ｎへの中間結果の取込
みタイミングに同期して）内部保持する。この内部保持
内容は、除数＝０検出信号４４としてオアゲート４３に
導かれる。また、演算部Ａｍでは、パイプラインレジス
タ３４ｍに取込まれた中間結果に基づいて、最終結果を
生成する除算演算が第２演算部３５ｍで行なわれる。

このとき、第２演算部３５ｍは、固定小数点除算オーバ
フローが発生したか否かを示すエラー信号４５を出力す
る。このエラー信号４５はオアｆ　−）　４３に導かれ
る。オアゲート４３は、ゼロ検出部４２からの信号４４
、および第２演算部３５ｍからの信号４５の論理和をと
り、（第２演算部３５ｍからの結果出力と同じマシンサ
イクル内で）除算エラー信号４６を出力する。この除算
エラー信号４６は、上記信号４４が真（”１’）の場合
（即ち、除数である第２オにランドが鳴「０」であることが検出された場合）、または上記信号
４５が真（”１’）の場合（即ち、固定小数点除算オー
バフローが検出された場合）に真（１”）となる。

一方、マスク付ベクトル制御部Ｍでは、バッファレノス
タ５１に取込まれた第１オペランド（被除数）が、次の
サイクルにおいてパイプラインレジスタ５３に取込捷れ
る。この例のように、マスク付ベクトル制御部Ｍが除算
マイクロ命令で起動された場合、シフトレジスタ５２は
クリ゛アされる。したがって、パイプラインレジスタ５
３のマスクビットは常に偽（’ｏ”）となる。

パイプラインレジスタ５３のマスクビット（”０”）は
、演算部Ａｍ内のオアデート４３から出力される除算エ
ラー信号４６と共に、オアゲート５５に導かれる。この
場合、オアｆ−）５５は、上記除算エラー信号４６を出
力制御信号５７として出力する。

出力制御信号５７が真（’　１　”　’）の場合、即ち
除数（第２オぜランＦ’）：Ｑ、または固定小数点除算
オーバフローが検出された場合、マスク付ベクトル制御
部Ｍ内の出力ドライバ５６が出力イネーブル状態となる
。これに対し、演算部Ａｍ内の出力ドライ１４４０ｍは
、同演算部Ａｍが起動されているにもかかわらず、出力
ディスニーツル状態となる。この結果、・ンイプライン
レジスタ５３からの出力データ中の第１オペランド（被
除数）がＳパス２４に出力される。

一方、出力制御信号５７が偽（°゛０”）の場合、即ち
除数（第２オペランド）−〇でも々＜、且つ固定小数点
除算オーバフローでもない場合、演算部Ａｍ内の出力ド
ライバ４０ｍが出力イネーブル状態となる。これに対し
、マスク付ベクトル制御部Ｍ内の出力ドライバ５６は出
力ディスエーブル状態となる。この結果、演算部Ａｍ内
の第２演算部３５ｍからの出力データがＳパス２４に出
力される。

このように、この実施例では、除算実行時に除数二〇や
固定小数点除算オーバフローが発生した場合、演算部Ａ
ｍ　Ｋおける演算結果の出力を禁止し、同演算結果に代
えて、第１オペランドをマスク付ベークトル制御部Ｍか
ら出力することができる。したがって、結果出力の後で
演算エラー割込みを発生させれば第１オペランド不変の
結果が得られるので、演算エラー割込みの制御が簡単な
ものとなる。

なお、前記実施例では、２段の演算パイプライン処理を
適用するベクトル演算処理装置について説明したが、こ
の発明は３段以上の・臂イデライン処理を適用するベク
トル演算処理装置にも応用できる。この場合、演算パイ
プラインの段数をｎとすると、マスク付ベクトル制御部
において第１オペランドおよびマスクビットを保持し、
その保持データを次段（次の／４’イブラインステージ
）Ｋ転送するノやイブラインレジスタの必要段数はｎ−
１段と々る。

〔発明の効果〕

以上詳述したようにこの発明によれば、少量のハードウ
ェアを付加するだけでマスク付ベクトル演算実行Ｋｋい
ても演算パイプライン処理が適用でき、マスク付ベクト
ル演算の高速化が図れる。

壕だ、この発明によれば、除算実行時の除数＝０または
固定小数点除算オーバフローの除算エラーのように、結
果が第１オペランド不変のエラーが発生した場合におけ
る演算エラーの割込みのタイミングを、他の演算エラー
割込みのタイミングと同じにすることができるので、演
算エラーの制御の簡略化が図れる。

更に、この発明によれば、マスク付ベクトル演算の制御
機能を除算エラー制御機能としても兼用できるので製電
の一層の簡略化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るベクトル演算処理装
置の構成図、第２図は動作を説明するためのタイミング
チャート、第３図は一般的なマスク付ベクトル演算を説
明するフローチャート、第４図は一般的なベクトル演算
処理装置の基本構成図である。Ａ、−Ａｍ・・・演算部、Ｍ・・・マスク付ベクトル制
御部、２０・・・マイクロプログラム制御部、３１゜〜
３１ｍ、３２．〜３２ｍ　、　５１　・・・パッファレ
ソスタ（ＢＲ）、３４１〜３４ｍ、５３−”イゾライン
レジスタ（ＰＲ）、３７１〜３７ｍ、５４−・・制御回
路（ＣＮＴ　）、４０．〜４０ｍ、５６−・・出力ドラ
イバ、４３．５５・・・オアゲート、５２・・・シフト
レジスタ（ＳＲ）。

Claims

【特許請求の範囲】

第１オペランドと第２オペランドとの間の演算を、ｎ段
のパイプライン処理により行なう演算部を備えたマイク
ロプログラム制御方式のベクトル演算処理装置において
、マスクビット列が初期設定され、当該マスクビット列
を上記演算部のパイプライン処理に同期して１ビットず
つ順次シフトするシフトレジスタと、上記第１オペラン
ドを保持するバッファレジスタと、このバッファレジス
タおよび上記シフトレジスタにｎ−１段縦続接続され、
上記バッファレジスタからの上記第１オペランドおよび
上記シフトレジスタの所定位置からのマスクビットを、
上記演算部のパイプライン処理に同期して順次保持転送
するパイプラインレジスタ群と、結果が第１オペランド
不変となる演算エラーを示す、上記演算部からのエラー
信号、および上記パイプラインレジスタ群の最終段から
の出力データ中の上記マスクビットの論理和をとる論理
ゲートと、この論理ゲートからの出力信号に応じ、上記
演算部の演算結果、または上記パイプラインレジスタ群
の最終段からの出力データ中の上記第１オペランドのい
ずれか一方を選択出力する手段とを具備することを特徴
とするベクトル演算処理装置。