JPH02136920A - データ処理回路 - Google Patents

データ処理回路

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JPH02136920A
JPH02136920A JP1240904A JP24090489A JPH02136920A JP H02136920 A JPH02136920 A JP H02136920A JP 1240904 A JP1240904 A JP 1240904A JP 24090489 A JP24090489 A JP 24090489A JP H02136920 A JPH02136920 A JP H02136920A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムに関し、さらに詳細には、
単一クロック・サイクル内で組合せまたはプール論理操
作のいずれかを実行するためのデータ処理回路に関する
ものである。
Ｂ、従来技術 ］ンピュータ・アーキテクチャの最近の傾向は命令実行
の簡易化に向かっている。そのようなアーキテクチャの
一例は、命令実行速度を増大させるように設計された縮
小命令セット・コンピュータ（ＲＩＳＣ）アーキテクチ
ャである。ＲＩＳＣアーキテクチャの目的は、単一クロ
ック・サイクルで実行できるコンピュータ命令を提供す
ることである。したがって、単位時間当りより多くの命
令を実行することにより、コンピュータ・システムの効
率が高まる。
コンピュータによって実行される命令の１クラスはマス
ク命令である。マスク命令は一般に２つのデータ・ワー
ド間の論理ＡＮＤ操作によって実行される。一方のデー
タ・ワード、すなわち、マスク・ワードは、作用を受け
るワードのビット値が元のままであるビット位置に１を
含む。マスク・ワードは、作用を受けるワードからマス
クされるピッ］・位置にＯを含む。従来のある種のシス
テムでは、マスク操作には数サイクルを要する。
マスク操作に関係するもう１つの操作は組合せ操作であ
る。組合せ操作では、第１のデータ・ワードのデータの
一部が第２のデータ・ワードのビット位置に挿入される
。挿入の位置はビット・マスクによって規定される。最
初のマスク操作と挿入操作は通常界なる時点で行なわれ
るので、組合せ操作も数クロック・サイクルを要する。
組合せ装置は前述のマスク操作のもとてマスク及び挿入
を実行する。また、組合せ装置を回転機構と共に使用し
てシフト操作を実行するのが一般的である。すなわち、
ワードのビット値がその元のビット位置に対して回転さ
れ、「循環」するビットが抑止される。従来の中央演算
処理装置（ＣＰＵ）では、演算論理機構（ＡＬＵ）が組
合せ装置と並列に設けられている。ＡＬＵは、供給され
たデータ・ワードに対して算術演算を実行する。この算
術演算にはプール論理操作が含まれる。
「原始命令セット・コンピュータ・システムで１マシン
・サイクルで実行可能なマスク及び回転命令を実施する
ための機構（Ｍｅｃｈａｎｉｓｍ　ｆｏｒＩｍｐｌｅｍ
ｅｎｔｉｎｇ　Ｏｎｅ　Ｍａｃｈｉｎｅ　Ｃｙｃｌｅ　
ＥｘｅｃｕｔａｂｌｅＭａｓｋ　ａｎｄ　Ｒｏｔａｔｅ
　Ｉｎ５ｔｒｕｃｔｉｏｎｓ　ｉｎ　ａ　Ｐｒ１ｍ１ｔ
ｉｖｅＩｎｓｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔ
ｅｒ　Ｓｙｓｔｅｍ）　Ｊと題する米国特許第４５８９
０１８号は、単一サイクルでマスク及び回転命令を実行
するための機構を開示している。
「組合せ論理装置（Ｃｏｍｂｉｎａｔｉｏｎａｌ　Ｌｏ
ｇｉｃＡｒｒａｎｇｅｍｅｎｔ）　Ｊと題する米国特許
第３９８２２２９号は、シフト、回転及びマスク下挿入
操作を実行するための回路を開示している。
「マスク発生機構及び回転機構を有するシフト・ネット
ワーク（Ｓｈｉｆｔ　Ｎｅｔｗｏｒｋ　Ｈａｖｉｎｇ　
ａ　Ｍａｓｋａｎｄ　ａ　Ｒｏｔａｔｏｒ　）　Ｊと題
する米国特許第４１３９８９９号は、回転、シフト及び
マスク・ベクトル発生機能を実行するための回路を開示
している。
「右寄せマスク転送装置（Ｒｉｇｈｔ　Ｊｕｓｔｉｆｉ
ｅｄＭａｓｋ　Ｔｒａｎｓｆｅｒ　Ａｐｐａｒａｔ、ｕ
ｓ）　Ｊと題する米国特許第４０８５４４７号は、マス
ク・ワードの対応するビットが所定の２進値であるよう
なデータ・ワードのビット位置のみがマスク転送レジス
タに連続的に集められ、他のすべてのビｙ）が無視され
るように、複数ビット・データ・ワードを複数ビット・
マスクとビットごとに論理ＡＮＤ操作を実行するための
回路を開示している。
「高速モジュラ・マスク発生機構（ｔｌｉｇｈ　５ｐｅ
ｅｄ１４ｏｄｕｌａｒ　Ｍａｓｋ　Ｇｅｎｅｒａｔｏｒ
）　Ｊと題する米国特許第４０１２７２２号は、マスク
・ワードを発生するための回路を開示している。
「プロセッサ装置マスク発生制御（Ｐｒｏｃｅｓｓｏｒ
Ｕｎｉｔ　Ｍａｓｋ　Ｇｅｎｅｒａｔｉｏｎ　Ｃｏｎｔ
ｒｏｌ）　Ｊと題するＩＢＭテクニカル・ディスクロー
ツヤ・プルテン、第２７巻、第１１号（１９８５年４月
）、ｐｐ、６４１９−６４２１に所載の論文は、３２ビ
ツトのマスク・ストリングを組み立てるためのマスク発
生機構を含む演算論理機構を開示している。供給される
マスクはシフト及び回転命令を実行するために使用され
る。
ｒＡＬＵ組合せ操作（ＡＬＵ　Ｍｅｒｇｅ　０ｐｅｒａ
ｔｉｏｎ）　Ｊと題するＩＢＭテクニカル・ディスクロ
ージャ・プルテン、第２７号、第１Ｂ巻（１９８４年６
月）、ｐｐ、７４７−７５０に所載の論文は、演算論理
機構内の組合せ回路を開示している。
上記の従来技術は組合せ、マスク及びプール論理操作を
扱っている。しかし、どの従来技術も、同一回路内でプ
ール論理操作と組合せまたはマスク操作の両方を実行す
るための機能を開示していない。組合せ、マスクまたは
プール論理操作を単一回路内で実行するための機能を提
供することが本発明の目的である。そのような操作を単
一クロック・サイクル内で実行することも本発明の目的
である。
Ｃ６発明の要旨 本発明によれば、命令に応答して、データに対する組合
せまたはプール論理操作を単一クロック・サイクル内で
実行するデータ処理回路が提供される。この回路は、一
連のクロック・サイクル信号を供給するクロックと、命
令を受け取り、この命令に応答して選択信号、回転信号
を供給し、また命令に応答して組合せまたはプール論理
操作のいずれかを指定する制御信号を供給する制御回路
を含む。選択信号は、複数のデータ・ワードを供給する
データ選択回路に供給される。回転信号は、回転信号に
応答して少なくとも１つのデータ・ワード内でビットの
回転を行なう回転回路に供給される。制御回路、データ
選択回路、及び回転回路に接続された論理回路が設けら
れている。論理回路は、データ選択回路及び回転回路か
ら供給されたワードからのビットを論理的に組み合わせ
る。これらのビットは制御回路に応答して論理的に組み
合わせられる。論理回路は同一クロック・サイクル内で
出力を発生する。
好ましい一実施例では、データ処理回路は、クロックと
、命令を復号し、復号した命令に応答して制御信号を供
給する制御回路と、複数のデータ・ワード・マルチプレ
クサを含むデータ選択回路を含む。データ・ワード・マ
ルチプレクサの１つは、制御回路から受け取った回転信
号に応答して、受け取ったデータ・ワードを回転する回
転回路に接続されている。他のデータ選択回路も制御回
路によって制御される。制御回路から受け取った制御信
号に応答して、データ・マルチプレクサまたはデータ回
転回路から受け取ったデータ・ワードのビットを論理的
に組み合わせるための論理回路が設けられている。ビッ
トの論理的組合せは、命令が受け取られ、制御回路によ
って復号される、のと同じクロック・サイクル内で行な
われる。好ましい実施例では、論理回路は、第２のデー
タ・マルチプレクサから供給されるマスク・ワードを使
って、データ・マルチプレクサからの第１のデータ・ワ
ードに対してそのクロック・サイクル内でマスク操作を
実行するための機能を備える。論理回路はまた、受け取
ったデータ・ワード中の所定の値がマスク操作中にいつ
マスクされたかを示すための回路を含む。さらに、論理
回路は、マスク下挿入操作を実行するための手段を含む
。さらに、この好ましい実施例では、データ選択回路は
さらに、データ・ワードの否定値または、所定の値を有
するデータ・ワードを供給する機能を備える。
Ｄ、実施例 本発明はデータに対する組合せまたはプール論理操作の
いずれかを単一クロック・サイクル内で実行する。第１
図は本発明のブロック・ダイヤグラムを示す。第１図で
は、４ビット組合せ／論理装置が開示されている。本明
細書の教示を用いて様々なサイズの組合せ／論理装置が
可能であることは当業者には自明のはずである。
第１図で、制御回路１０は線８を介して命令レジスタか
ら命令を受け取る。制御回路１０は線８からの命令を復
号し、その命令に応答して幾つかの制御信号を供給する
。制御回路１０によって復号される各命令に対する実際
の制御信号を第６図にボす。
３つのデータ選択回路１２．１４及び１６が設けられて
いる。データ選択回路１２は３本の入力線５Ｂ、５ｇ及
び６０を備え、１つの４ビツト出力を線４８上に供給す
る。３本の入力線５６．５８及び６０のうちの１本の選
択は制御回路１ｏからの３本の制御線２２．２４及び２
６によって制御される。好ましい実施例では入力線５６
は、ハードウェア・マスク・ワードを供給するマスク発
生回路に接続されている。入力線５８は、オペランドＢ
を供給するレジスタに接続されている。入力線６０はオ
ペランドＢの否定値を供給する。出力線４８は論理回路
２０に接続されている。
第２のデータ選択回路１４は２本の入力線６２及び６４
を備えている。入力線６２は、オペランドＳを供給する
レジスタに接続されている。線６４はデータ選択回路１
４に入る一定の２進僅の入力（０）に接続されている。
線６２と６４のどちらが選択されるかは、制御回路１ｏ
がらの制御線２８及び３０の状態によって決まる。デー
タ選択回路１４の出力は線４６を介して論理回路２ｏに
供給される。
第３のデータ選択回路１６は、制御回路１０に接続され
た２本の制御線３２及び３４によって選択される２本の
入力線６６及び６８を備えている。
線６６は、オペランドＤを供給するレジスタに接続され
ている。オペランドＤの否定値は腺６８を介して供給さ
れる。線５４を介して供給されるデータ選択回路１６の
出力は回転回路１８に入力される。回転回路１８は、制
御回路１０からの制御線３６及び３８の状態に応じて、
データ選択回路１６から受け取ったデータ・ワードのビ
ットを回転する。回転回路の出力は線４４を介して論理
回路２０に供給される。
論理回路２０は、データ選択回路１６．１４及び１２か
らそれぞれ線４４．４６及び４８を介して出力を受け取
ると共に、さらに線４０及び４２を介して制御回路１０
から制御信号を受け取る。
論理回路２０は線５０上に出力を供給する。さらに、論
理回路２０は線５２上に「あふれフラグ」標識を供給す
る。
動作に際しては、論理回路２０は、制御回路１０から受
け取った線４０及び４２上の信号に応じて、データ選択
回路１θ、１４及び工２から供給されるデータ・ワード
を論理的に組み合わせる。
これは単一クロック・サイクル内で行なわれる。
第２図は論理回路２０のブロック・ダイヤグラムである
。論理回路２０は線４６．４８及び４４から３つの４ビ
ツト入力を受け取り、線５０ａないし５０ｄ上に４ビツ
ト出力を、また線５２上にあふれフラグ標識を供給する
。線４８．４８及び４４上の入力は、前述のように制御
回路１０からの制御信号に従って選択されたデータ選択
回路からくる。さらに、図のように制御線４２及び４０
が設けられている。第２図に示す論理回路は、４ビツト
出力ワードの各ビットごとに同様なゲート網を含む。た
とえば、線４６　ａｓ　４８　ａ及び４４ａはインバー
タ８０、排他的ＯＲゲート８８、ＮＡＮＤゲート９０、
ＯＲゲート８２．８４．９２、及びＡＮＤゲート８６を
介して論理的に組み合わされて、線５０ａ上に出力を供
給する。線４２上の制御信号はＯＲゲート９２に供給さ
れ、線４０上の制御信号は排他的ＯＲゲート８８に供給
される。この論理回路の働きについては、後で示す例に
関して考察する。したがって、線５０ａ１５０ｂ、５０
ｃ及び５０ｄ上の出力の各ビット位置に対する論理回路
は類似している。さらに、線５２上のあふれフラグは、
ＮＡＮＤゲート１３６から出力される。ＮＡＮＤゲート
１３６は、論理回路２０の４つのビット位置について、
それぞれＮＡＮＤゲート９０．１０４．１１８及び１３
２から出力を受け取る。
組合せ／論理回路は、あふれフラグを供給する。
これは図示の線のＮＡＮＤである。マスク下の回転及び
組合せ操作を用いて、レジスタ及び加算器からのデータ
を組み合わせて乗算操作で積の下位ビットを形成する。
これに関連して、積の符号とは異なるビットのあふれは
オーバフローを示す。
したがって、符号ビットの値に応じて「あふれた１」ま
たは「あふれたＯ」のいずれかを検出する必要がある。
線４４ａないし４４ｄ上の値をそれぞれ条件付きで反転
して、あふれた１またはあふれたＯがいつ検出されるか
を判定するために排他的ＯＲゲート８８．１０２．１１
６及び１３０が設けられている。
第３図はデータ選択回路１２の概略図である。
第３図は、たとえばマルチプレクサ１５０の入力線５６
ａ１５８ａ及び８０ａなど、それぞえ３本の入力線を有
する４つのマルチプレクサ１５０．１５２．１５４及び
１５６からなる。マルチプレクサ１５０．１５２．１５
４及び１５６はそれぞれ制御線２２．２４及び２６に接
続されている。
制御線２２．２４及び２６は、マルチプレクサ１５０．
１５２．１５４及び１５６のそれぞれについて３本の入
力線のうちの１本を選択する。次に、その入力線が出力
線４８ａないし４８ｄに接続される。第４図は、データ
選択回路１２の動作に対する制御線２２．２４及び２６
の作用を示す真理値表である。
データ選択回路１４及び１６は、第３図及び第４図に示
した回路の２人力形式のものである。言い換えると、デ
ータ選択回路１４及び１６用のマルチブレクサは、制御
回路１０からの２つの制御信号によって入力線が選択さ
れる、２人カマルチブレクサである。
第５図は回転回路１８の概略図である。これら２本の線
上のデーＪを復号して、図示のように、４つの内部信号
５ＥＬＥＣＴ−Ｄｏ、５ＥＬＥＣＴ−ＤＬ、５ＥＬＥＣ
Ｔ−Ｂ２及び５ＥＬＥＣＴ−Ｂ３を供給するように、２
−４デコ一ダ回路２００が制御線３６及び３８に接続さ
れている。これらの線５ＥＬＥＣＴ−ＤＯないし５ＥＬ
ＥＣＴ−Ｂ３は４本ともすべて４つのマルチプレクサ２
０２．２０４．２０６及び２０８に接続される。４つの
マルチプレクサ２０２．２０４．２０６及び２０８はす
べて入力線５４ａｓ　５４ｂ１５４ｃ及び５４ｄに接続
されている。したがって、制御線３６及び３８上のデー
タは、入力線５４ａないし５４ｄのどれがマルチプレク
サ２０２．２０４．２０６または２０８のどれに接続さ
れるかを指定する。マルチプレクサ２０２．２０４．２
０６及び２０８はそれぞれ線４４　ａ、　４４　ｂ１４
４　ｃ及び４４ｄ上に出力を供給する。
第６図は、制御回路１０が線８を介して受け取った命令
がどのようにしてそれぞれ制御信号２２．２４．２６．
２８．３０，３２．３４．３６．３８．４０及び４２に
復号されるかを示すテーブル図である。
第６図でＸと表記しであるところは、１または０のどち
らの値でもよいことを示す。
実行される命令がマスク下挿入または入力Ｒ転送のとき
は、制御信号３６及び３８は、オペランドＤに対して必
要な回転量を表す任意の値をとることができる。このこ
とは、第６図でそれぞれ信号３６及び３８を表す列の表
記ＲＯ１Ｒ１で示される。マスク下挿入命令に対する制
御信号４０の値は、第６図で変数Ａとして示されている
。Ａ＝０のとき、論理回路２０は、あふれた１を検出す
るように条件付けられる。Ａ＝１のときは、あふれた０
が検出される。
入力Ｒ転送命令の実行時には、第６図の値Ｂ１、Ｂ２が
それぞれ１．０にセットされている場合、正の形のオペ
ランドＤがデータ選択回路１θから論理回路２０に送ら
れる。Ｂｌ、Ｂ２がそれぞれ０１１にセットされている
場合は、反転された形のオペランドＤが使用される。同
様にして、入力Ｍ転送の実行時には、所望のワードを選
択するように値Ｃ１、Ｃ２、Ｃ３がセットされる。
どの選択信号も活動状態（０）にないときは、データ選
択回路の出力はすべて１であることに留意されたい。こ
の機能を用いて、ＮＡＮＤｌｏＲ。
ＸＯＲ及び等価の実行時にデータ選択回路１４から１の
ワードが得られ、また同様に、入力Ｍ転送の実行時にデ
ータ選択回路１６から１のワードが得られる。
データ選択回路のもう１つの機能は、選択された全入力
のプールＡＮＤ操作である。この機能を用いて、入力１
転送の実行時にオペランドＢ及びその否定形を選択する
ことにより、データ選択回路１２の出力で０のワードが
得られる。
本発明の作用を一層容易に理解するため、２つの例につ
いて考察する。第１の例では、マスク下挿入操作を実行
する。この命令は制御回路１０が線８を介して受け取っ
て復号し、第６図に示すような制御信号を供給する。こ
の例では、線５６上の入力は°１１００’である。この
値が次に選択回路１２の出力線４８上に現れる。入力線
６２上のオペランドＳは°０１０１°の値を有し、線６
θ上のオペランドＤは’０００１’の値を有する。
これらの値はそれぞれ選択回路１４及び１６の出力線４
６及び５４上に現れる。この例では、制御線３６及び３
８は°１１°の値を有する。この結果、内部回転復号回
路２００（第５図）は５ＥＬＥＣＴ−Ｄ３信号を発生し
、”１０００’の値が出力線４４上に現れる。制御線４
０は０の値を仔し、あふれた１を検出するように論理手
段を条件付ける。線４２上の制御信号の値は１である。
第２図を参照すると、線５０ａないし５０ｄ上の出力は
’１００１’であることが分かる。線５０ａないし５０
ｄ上の出力は、対応するマスク・ワード入力が０の場合
、線４６上の入力の複製である。
マスク・ビットが１の場合は、出力は線４４を介する回
転回路からの入力に対応する。線５２上のあふれフラグ
出力は、１の値を有していた回転回路ビットが組合せ操
作によって抑止されなかったので、Ｏである。
第２の例では、プールＯＲ操作を実行する。ＯＲ操作の
場合、制御回路１０は、第６図でＯＲと表示された行に
示すように、制御信号をセットする。このため、データ
選択回路１２に向かう線５８上のオペランドＢとデータ
選択回路１６に向かう線６６上のオペランドＤのプール
ＯＲを形成するようにデータ経路及び論理回路２０が条
件付けられる。この例では、オペランドＢは“１０１０
’の値を有する。線６０上のオペランドＢの反転、すな
わち−Ｂがデータ選択回路１２によって選択され、その
結果、“０１０１’の値が出力線４８上に現れる。デー
タ選択回路１４における制御線２８及び３０は共に非活
動状態であり、したがって、“１１１１’の値が出力線
４６上に現れる。
この例では、線６６上のオペランドＤは′００１１“の
値を有する。この値がデータ選択回路の出力線５４上に
現れる。この例では回転は行なわれないので、同じ値が
回転回路１８の出力線４４上にも現れる。これらの値が
論理回路２０に提示されたとき、線５０ａないし５０ｄ
上の出力は、２ツノ入力’７−１”１０１０’と＋００
１１′のプールＯＲである値’１０１１’となる。
Ｆ、発明の詳細 な説明したように、本発明のデータ処理回路は、一連の
クロック・サイクル信号を供給するクロックと、命令を
受け取り、この命令に応答して選択信号、回転信号を供
給し、また命令に応答して組合せまたはプール論理操作
のいずれかを指定する制御信号を供給する制御回路を含
む。選択信号は、複数のデータ・ワードを供給するデー
タ選択回路に供給される。回転信号は、回転信号に応答
して少なくとも１つのデータ・ワード内でビットの回転
を行なう回転回路に供給される。制御回路、データ選択
回路、及び回転回路に接続された論理回路が設けられて
いる。論理回路は、データ選択回路及び回転回路から供
給されたワードからのビットを論理的に組み合わせる。
これらのビットは制御回路に応答して論理的に組み合わ
せられる。論理回路は同一クロ１り・サイクル内で出力
を発生する。
このようにして本発明では単一クロック・サイクルで組
み合わせまたはプール論理操作を実現Ｃきる。
【図面の簡単な説明】
第１図は組合せ／論理回路のブロック・ダイヤグラムで
ある。 第２図は第１図の論理回路２０の概略図である。 第３図は第１図のデータ選択回路１２の概略図である。 第４図はデータ選択回路１２の真理値表である。 第５図は第１図の回転回路１８の概略図である。 第６図は、第１図の制御回路１０によって復号される命
令に関係する制御信号を列挙し、定義するダイヤグラム
である。 １０・・・・制御回路、１２．１４．１６・・・・デー
タ選択回路、１８・・・・回転回路、２０・・・・論理
回路、８０・・・・インバータ、８２．８４．２・・・
・ＯＲゲート、９０．１０４．１１２・・・・ＮＡＮＤ
ゲート、１５０．　１５２．１５６．２００・・・・復
号回路、２０２．２０８．２０８・・・・マルチプレク
サ。 ８８、９ ８、１３ １５４． ２０４、

Claims (1)

  1. 【特許請求の範囲】 命令に応答して単一クロック・サイクル中にデータに対
    して組合せまたはプール論理操作のいずれかを実行する
    データ処理回路において、 １クロック・サイクル中に命令を受け取り、この命令に
    応答して選択信号、回転信号、及び組合せまたはプール
    論理操作のいずれかを指定する制御信号を供給する制御
    手段と、 選択信号に応答して複数のデータ・ワードを供給するデ
    ータ選択手段と、 上記データ選択手段に接続され、回転信号に応答して上
    記の供給されたデータ・ワードの少なくとも１つを回転
    させる回転手段と、 上記クロック・サイクル内に制御信号に応答して上記デ
    ータ選択手段及び上記回転手段からのビットを論理的に
    組み合わせ、データ出力を供給する論理手段とを有する
    ことを特徴とするデータ処理回路。
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