JPH0431411B2 - - Google Patents
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- JPH0431411B2 JPH0431411B2 JP1240904A JP24090489A JPH0431411B2 JP H0431411 B2 JPH0431411 B2 JP H0431411B2 JP 1240904 A JP1240904 A JP 1240904A JP 24090489 A JP24090489 A JP 24090489A JP H0431411 B2 JPH0431411 B2 JP H0431411B2
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- JP
- Japan
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- circuit
- data
- mask
- control
- line
- Prior art date
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- 238000010586 diagram Methods 0.000 description 9
- 230000007246 mechanism Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000001143 conditioned effect Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000003750 conditioning effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/762—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data having at least two separately controlled rearrangement levels, e.g. multistage interconnection networks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明はデータ処理システムに関し、さらに詳
細には、単一クロツク・サイクル内で組合せまた
はブール論理操作のいずれかを実行するためのデ
ータ処理回路に関するものである。
細には、単一クロツク・サイクル内で組合せまた
はブール論理操作のいずれかを実行するためのデ
ータ処理回路に関するものである。
Ｂ 従来技術
コンピユータ・アーキテクチヤの最近の傾向は
命令実行の簡易化に向かつている。そのようなア
ーキテクチヤの一例は、命令実行速度を増大させ
るように設計された縮小命令セツト・コンピユー
タ（RISC）アーキテクチヤである。RISCアーキ
テクチヤの目的は、単一クロツク・サイクルで実
行できるコンピユータ命令を提供することであ
る。したがつて、単位時間当りよく多くの命令を
実行することにより、コンピユータ・システムの
効率が高まる。
命令実行の簡易化に向かつている。そのようなア
ーキテクチヤの一例は、命令実行速度を増大させ
るように設計された縮小命令セツト・コンピユー
タ（RISC）アーキテクチヤである。RISCアーキ
テクチヤの目的は、単一クロツク・サイクルで実
行できるコンピユータ命令を提供することであ
る。したがつて、単位時間当りよく多くの命令を
実行することにより、コンピユータ・システムの
効率が高まる。
コンピユータによつて実行される命令の１クラ
スはマスク命令である。マスク命令は一般に２つ
のデータ・ワード間の論理AND操作によつて実
行される。一方のデータ・ワード、すなわち、マ
スク・ワードは、作用を受けるワードのビツト値
が元のままであるビツト位置に１を含む。マス
ク・ワードは、作用を受けるワードからマスクさ
れるビツト位置に０を含む。従来のある種のシス
テムでは、マスク操作には数サイクルを要する。
スはマスク命令である。マスク命令は一般に２つ
のデータ・ワード間の論理AND操作によつて実
行される。一方のデータ・ワード、すなわち、マ
スク・ワードは、作用を受けるワードのビツト値
が元のままであるビツト位置に１を含む。マス
ク・ワードは、作用を受けるワードからマスクさ
れるビツト位置に０を含む。従来のある種のシス
テムでは、マスク操作には数サイクルを要する。
マスク操作に関係するもう１つの操作は組合せ
操作である。組合せ操作では、第１のデータ・ワ
ードのデータの一部が第２のデータ・ワードのビ
ツト位置に挿入される。挿入の位置はビツト・マ
スクによつて規定される。最初のマスク操作と挿
入操作は通常異なる時点で行なわれるので、組合
せ操作も数クロツク・サイクルを要する。
操作である。組合せ操作では、第１のデータ・ワ
ードのデータの一部が第２のデータ・ワードのビ
ツト位置に挿入される。挿入の位置はビツト・マ
スクによつて規定される。最初のマスク操作と挿
入操作は通常異なる時点で行なわれるので、組合
せ操作も数クロツク・サイクルを要する。
組合せ装置は前述のマスク操作のもとでマスク
及び挿入を実行する。また、組合せ装置を回転機
構と共に使用してシフト操作を実行するのが一般
的である。すなわち、ワードのビツト値がその元
のビツト位置に対して回転され、「循環」するビ
ツトが抑止される。従来の中央演算処理装置
（CPU）では、演算論理機構（ALU）が組合せ装
置と並列に設けられてある。ALUは、供給され
たデータ・ワードに対して算術演算を実行する。
この算術演算にはブール論理操作が含まれる。
及び挿入を実行する。また、組合せ装置を回転機
構と共に使用してシフト操作を実行するのが一般
的である。すなわち、ワードのビツト値がその元
のビツト位置に対して回転され、「循環」するビ
ツトが抑止される。従来の中央演算処理装置
（CPU）では、演算論理機構（ALU）が組合せ装
置と並列に設けられてある。ALUは、供給され
たデータ・ワードに対して算術演算を実行する。
この算術演算にはブール論理操作が含まれる。
「原始命令セツト・コンピユータ・システムで
１マシン・サイクルで実行可能なマスク及び回転
命令を実施するための機構（Mechanism for
Implementing One Machine Cycle Executable
Mask and Rotate Instructions in ａ
Primitive Instruction Set Computer System）」
と題する米国特許第4569016号は、単一サイクル
でマスク及び回転命令を実行するための機械を開
示している。
１マシン・サイクルで実行可能なマスク及び回転
命令を実施するための機構（Mechanism for
Implementing One Machine Cycle Executable
Mask and Rotate Instructions in ａ
Primitive Instruction Set Computer System）」
と題する米国特許第4569016号は、単一サイクル
でマスク及び回転命令を実行するための機械を開
示している。
「組合せ論理装置（Combinational Logic
Arrangement）」と題する米国特許第3982229号
は、シフト、回転及びマスク下挿入操作を実行す
るための回路を開示している。
Arrangement）」と題する米国特許第3982229号
は、シフト、回転及びマスク下挿入操作を実行す
るための回路を開示している。
「マスク発生機構及び回転機構を有するシフ
ト・ネツトワーク（Shift Network Having ａ
Mask and ａ Rotator）」と題する米国特許
第4139899号は、回転、シフト及びマスク・ベク
トル発生機能を実行するための回路を開示してい
る。
ト・ネツトワーク（Shift Network Having ａ
Mask and ａ Rotator）」と題する米国特許
第4139899号は、回転、シフト及びマスク・ベク
トル発生機能を実行するための回路を開示してい
る。
「右寄せマスク転送装置（Righr Justified
Mask Transfer Apparatus）」と題する米国特
許題4085447号は、マスク・ワードの対応するビ
ツトが所定の２進値であるようなデータ・ワード
のビツト位置のみがマスク転送レジスタに連続的
に集められ、他のすべてのビツトが無視されるよ
うに、複数ビツト・データ・ワードを複数ビツ
ト・マスクとビツトごとに論理AND操作を実行
するための回路を開示している。
Mask Transfer Apparatus）」と題する米国特
許題4085447号は、マスク・ワードの対応するビ
ツトが所定の２進値であるようなデータ・ワード
のビツト位置のみがマスク転送レジスタに連続的
に集められ、他のすべてのビツトが無視されるよ
うに、複数ビツト・データ・ワードを複数ビツ
ト・マスクとビツトごとに論理AND操作を実行
するための回路を開示している。
「高速モジユラ・マスク発生機構（High
Speed Modular Mask Generator）」と題する
米国特許第4012722号は、マスク・ワードを発生
するための回路を開示している。
Speed Modular Mask Generator）」と題する
米国特許第4012722号は、マスク・ワードを発生
するための回路を開示している。
「プロセツサ装置マスク発生制御（Processor
Unit Mask Generation Control）」と題する
IBMテクニカル・デイスクロージヤ・ブルテン、
第27巻、第11号（1985年４月）、pp.6419−6421に
所載の論文は、32ビツトのマスク・ストリングを
組み立てるためのマスク発生機構を含む演算論理
機構を開示している。供給されるマスクはシフト
及び回転命令を実行するために使用される。
Unit Mask Generation Control）」と題する
IBMテクニカル・デイスクロージヤ・ブルテン、
第27巻、第11号（1985年４月）、pp.6419−6421に
所載の論文は、32ビツトのマスク・ストリングを
組み立てるためのマスク発生機構を含む演算論理
機構を開示している。供給されるマスクはシフト
及び回転命令を実行するために使用される。
「ALU組合せ操作（ALU Merge
Operation）」と題するIBMテクニカル・デイス
クロージヤ・ブルテン、第27号、第1B巻（1984
年６月」、pp.747−750に所載の論文は、演算論理
機構内の組合せ回路を開示している。
Operation）」と題するIBMテクニカル・デイス
クロージヤ・ブルテン、第27号、第1B巻（1984
年６月」、pp.747−750に所載の論文は、演算論理
機構内の組合せ回路を開示している。
上記の従来技術は組合せ、マスク及びプール論
理操作を扱つている。しかし、どの従来技術も、
同一回路内でブール論理操作と組合せまたはマス
ク操作の両方を実行するための機能を開示してい
ない。組合せ、マスクまたはブール論理操作を単
一回路内で実行するための機能を提供することが
本発明の目的である。そのような操作を単一クロ
ツク・サイクル内で実行することも本発明の目的
である。
理操作を扱つている。しかし、どの従来技術も、
同一回路内でブール論理操作と組合せまたはマス
ク操作の両方を実行するための機能を開示してい
ない。組合せ、マスクまたはブール論理操作を単
一回路内で実行するための機能を提供することが
本発明の目的である。そのような操作を単一クロ
ツク・サイクル内で実行することも本発明の目的
である。
Ｃ 発明の要旨
本発明によれば、命令に応答して、データに対
する組合せまたはブール論理操作を単一クロツ
ク・サイクル内で実行するデータ処理回路が提供
される。この回路は、一連のクロツク・サイクル
信号を供給するクロツクと、命令を受け取り、こ
の命令に応答して選択信号、回転信号を供給し、
また命令に応答して組合せまたはブール論理操作
のいずれかを指定する制御信号を供給する制御回
路を含む。選択信号は、復数のデータ・ワードを
供給するデータ選択回路に供給される。回転信号
は、回転信号に応答して少なくとも１つのデー
タ・ワード内でビツトの回転を行なう回転回路に
供給される。制御回路、データ選択回路、及び回
転回路に接続された論理回路が設けられている。
論理回路は、データ選択回路及び回転回路から供
給されたワードからのビツトを論理的に組み合わ
せる。これらのビツトは制御回路に応答して論理
的に組み合わせられる。論理回路は同一クロツ
ク・サイクル内で出力を発生する。
する組合せまたはブール論理操作を単一クロツ
ク・サイクル内で実行するデータ処理回路が提供
される。この回路は、一連のクロツク・サイクル
信号を供給するクロツクと、命令を受け取り、こ
の命令に応答して選択信号、回転信号を供給し、
また命令に応答して組合せまたはブール論理操作
のいずれかを指定する制御信号を供給する制御回
路を含む。選択信号は、復数のデータ・ワードを
供給するデータ選択回路に供給される。回転信号
は、回転信号に応答して少なくとも１つのデー
タ・ワード内でビツトの回転を行なう回転回路に
供給される。制御回路、データ選択回路、及び回
転回路に接続された論理回路が設けられている。
論理回路は、データ選択回路及び回転回路から供
給されたワードからのビツトを論理的に組み合わ
せる。これらのビツトは制御回路に応答して論理
的に組み合わせられる。論理回路は同一クロツ
ク・サイクル内で出力を発生する。
好ましい一実施例では、データ処理回路は、ク
ロツクと、命令を復号し、復号した命令に応答し
て制御信号を供給する制御回路と、複数のデー
タ・ワード・マルチプレクサを含むデータ選択回
路を含む。データ・ワード・マルチプレクサの１
つは、制御回路から受け取つた回転信号に応答し
て、受け取つたデータ・ワードを回転する回転回
路に接続されている。他のデータ選択回路も制御
回路によつて制御される。制御回路から受け取つ
た制御信号に応答して、データ・マルチプレクサ
またはデータ回転回路から受け取つたデータ・ワ
ードのビツトを論理的に組み合わせるための論理
回路が設けられている。ビツトの論理的組合せ
は、命令が受け取られ、制御回路によつて復号さ
れるのと同じクロツク・サイクル内で行なわれ
る。好ましい実施例では、論理回路は、第２のデ
ータ・マルチプレクサから供給されるマスク・ワ
ードを使つて、データ・マルチプレクサからの第
１のデータ・ワードに対してそのクロツク・サイ
クル内でマスク操作を実行するための機能を備え
る。論理回路はまた、受け取つたデータ・ワード
中の所定の値がマスク操作中にいつマスクされた
かを示すための回路を含む。さらに、論理回路
は、マスク下挿入操作を実行するための手段を含
む。さらに、この好ましい実施例では、データ選
択回路はさらに、データ・ワードの否定値また
は、所定の値を有するデータ・ワードを供給する
機能を備える。
ロツクと、命令を復号し、復号した命令に応答し
て制御信号を供給する制御回路と、複数のデー
タ・ワード・マルチプレクサを含むデータ選択回
路を含む。データ・ワード・マルチプレクサの１
つは、制御回路から受け取つた回転信号に応答し
て、受け取つたデータ・ワードを回転する回転回
路に接続されている。他のデータ選択回路も制御
回路によつて制御される。制御回路から受け取つ
た制御信号に応答して、データ・マルチプレクサ
またはデータ回転回路から受け取つたデータ・ワ
ードのビツトを論理的に組み合わせるための論理
回路が設けられている。ビツトの論理的組合せ
は、命令が受け取られ、制御回路によつて復号さ
れるのと同じクロツク・サイクル内で行なわれ
る。好ましい実施例では、論理回路は、第２のデ
ータ・マルチプレクサから供給されるマスク・ワ
ードを使つて、データ・マルチプレクサからの第
１のデータ・ワードに対してそのクロツク・サイ
クル内でマスク操作を実行するための機能を備え
る。論理回路はまた、受け取つたデータ・ワード
中の所定の値がマスク操作中にいつマスクされた
かを示すための回路を含む。さらに、論理回路
は、マスク下挿入操作を実行するための手段を含
む。さらに、この好ましい実施例では、データ選
択回路はさらに、データ・ワードの否定値また
は、所定の値を有するデータ・ワードを供給する
機能を備える。
Ｄ 実施例
本発明はデータに対する組合せまたはブール論
理操作のいずれかを単一クロツク・サイクル内で
実行する。第１図は本発明のブロツク・ダイヤグ
ラムを示す。第１図では、４ビツト組合せ／論理
装置が開示されている。本明細書の教示を用いて
様々なサイズの組合せ／論理装置が可能であるこ
とは当業者には自明のはずである。
理操作のいずれかを単一クロツク・サイクル内で
実行する。第１図は本発明のブロツク・ダイヤグ
ラムを示す。第１図では、４ビツト組合せ／論理
装置が開示されている。本明細書の教示を用いて
様々なサイズの組合せ／論理装置が可能であるこ
とは当業者には自明のはずである。
第１図で、制御回路１０は線８を介して命令レ
ジスタから命令を受け取る。制御回路１０は線８
からの命令を複合し、その命令に応答して幾つか
の制御信号を供給する。制御回路１０によつて復
号される各命令に対する実際の制御信号が第６図
に示す。
ジスタから命令を受け取る。制御回路１０は線８
からの命令を複合し、その命令に応答して幾つか
の制御信号を供給する。制御回路１０によつて復
号される各命令に対する実際の制御信号が第６図
に示す。
３つのデータ選択回路１２，１４及び１６が設
けられている。データ選択回路１２は３本の入力
線５６，５８及び６０を備え、１つの４ビツト出
力を線４８上に供給する。３本の入力線５６，５
８及び６０のうちの１本の選択は制御回路１０か
らの３本の制御線２２，２４及び２６によつて制
御される。好ましい実施例では入力線５６は、ハ
ードウエア・マスク・ワードを供給するマスク発
生回路に接続されている。入力線５８は、オペラ
ンドＢを供給するレジスタに接続されている。入
力線６０はオペランドＢの否定値を供給する。出
力線４８は論理回路２０に接続されている。
けられている。データ選択回路１２は３本の入力
線５６，５８及び６０を備え、１つの４ビツト出
力を線４８上に供給する。３本の入力線５６，５
８及び６０のうちの１本の選択は制御回路１０か
らの３本の制御線２２，２４及び２６によつて制
御される。好ましい実施例では入力線５６は、ハ
ードウエア・マスク・ワードを供給するマスク発
生回路に接続されている。入力線５８は、オペラ
ンドＢを供給するレジスタに接続されている。入
力線６０はオペランドＢの否定値を供給する。出
力線４８は論理回路２０に接続されている。
第２のデータ選択回路１４は２辺の入力線６２
及び６４を備えている。入力線６２は、オペラン
ドＳを供給するレジスタに接続されている。線６
４はデータ選択回路１４に入る一定の２進値の入
力０に接続されている。線６２と６４のどちらが
選択されるかは、制御回路１０からの制御線２８
及び３０の状態によつて決まる。データ選択回路
１４の出力は線４６を介して論理回路２０に供給
される。
及び６４を備えている。入力線６２は、オペラン
ドＳを供給するレジスタに接続されている。線６
４はデータ選択回路１４に入る一定の２進値の入
力０に接続されている。線６２と６４のどちらが
選択されるかは、制御回路１０からの制御線２８
及び３０の状態によつて決まる。データ選択回路
１４の出力は線４６を介して論理回路２０に供給
される。
第３のデータ選択回路１６は、制御回路１０に
接続された２本の制御線３２及び３４によつて選
択される２本の入力線６６及び６８を備えてい
る。線６６は、オペランドＤを供給するレジスタ
に接続されている。オペランドＤの否定値は線６
８を介して供給される。線５４を介して供給され
るデータ選択回路１６の出力は回転回路１８に入
力される。回転回路１８は、制御回路１０からの
制御線３６及び３８の状態に応じて、データ選択
回路１６から受け取つたデータ・ワードのビツト
を回転する。回転回路の出力は線４４を介して論
理回路２０に供給される。
接続された２本の制御線３２及び３４によつて選
択される２本の入力線６６及び６８を備えてい
る。線６６は、オペランドＤを供給するレジスタ
に接続されている。オペランドＤの否定値は線６
８を介して供給される。線５４を介して供給され
るデータ選択回路１６の出力は回転回路１８に入
力される。回転回路１８は、制御回路１０からの
制御線３６及び３８の状態に応じて、データ選択
回路１６から受け取つたデータ・ワードのビツト
を回転する。回転回路の出力は線４４を介して論
理回路２０に供給される。
論理回路２０は、データ選択回路１６，１４及
び１２からそれぞれ線４４，４６及び４８を介し
て出力を受け取ると共に、さらに線４０及び４２
を介して制御回路１０から制御信号を受け取る。
論理回路２０は線５０上に出力する供給する。さ
らに、論理回路２０は線５２上に「あふれフラ
グ」標識を供給する。
び１２からそれぞれ線４４，４６及び４８を介し
て出力を受け取ると共に、さらに線４０及び４２
を介して制御回路１０から制御信号を受け取る。
論理回路２０は線５０上に出力する供給する。さ
らに、論理回路２０は線５２上に「あふれフラ
グ」標識を供給する。
動作に際しては、論理回路２０は、制御回路１
０から受け取つた線４０及び４２上の信号に応じ
て、データ選択回路１６，１４及び１２から供給
されるデータ・ワードを論理的に組み合わせる。
これは単一クロツク・サイクル内で行なわれる。
０から受け取つた線４０及び４２上の信号に応じ
て、データ選択回路１６，１４及び１２から供給
されるデータ・ワードを論理的に組み合わせる。
これは単一クロツク・サイクル内で行なわれる。
第２図は論理回路２０のブロツク・ダイヤグラ
ムである。論理回路２０は線４６，４８及び４４
から３つの４ビツト入力を受け取り、線５０ａな
いし５０ｄ上に４ビツト出力を、また線５２上に
あふれフラグ標識を供給する。線４６，４８及び
４４上の入力は、前述のように制御回路１０から
の制御信号に従つて選択されたデータ選択回路か
らくる。さらに、図のように制御線４２及び４０
が設けられている。第２図に示す論理回路は、４
ビツト出力ワードの各ビツトごとに同様なゲート
線を含む。たとえば、線４６ａ，４８及び４４ａ
はインバータ８０、排他的ORゲート８８、
NANDゲート９０、ORゲート８２，８４，９
２、及びANDゲート８６を介して論理的に組み
合わされて、線５０ａ上に出力を供給する。線42
上の制御信号はORゲート９２に供給され、線４
０上の制御信号は排他的ORゲート８８に供給さ
れる。この論理回路の働きについては、後で示す
例に関して考察する。したがつて、線５０ａ，５
０ｂ，５０ｃ及び５０ｄ上の出力の各ビツト位置
に対する論理回路は類似している。さらに、線５
２上のあふれフラグは、NANDゲート１３６か
ら出力される。NANDゲート１３６は、論理回
路２０の４つのビツト位置について、それぞれ
NANDゲート９０，１０４，１１８及び１３２
から出力を受け取る。
ムである。論理回路２０は線４６，４８及び４４
から３つの４ビツト入力を受け取り、線５０ａな
いし５０ｄ上に４ビツト出力を、また線５２上に
あふれフラグ標識を供給する。線４６，４８及び
４４上の入力は、前述のように制御回路１０から
の制御信号に従つて選択されたデータ選択回路か
らくる。さらに、図のように制御線４２及び４０
が設けられている。第２図に示す論理回路は、４
ビツト出力ワードの各ビツトごとに同様なゲート
線を含む。たとえば、線４６ａ，４８及び４４ａ
はインバータ８０、排他的ORゲート８８、
NANDゲート９０、ORゲート８２，８４，９
２、及びANDゲート８６を介して論理的に組み
合わされて、線５０ａ上に出力を供給する。線42
上の制御信号はORゲート９２に供給され、線４
０上の制御信号は排他的ORゲート８８に供給さ
れる。この論理回路の働きについては、後で示す
例に関して考察する。したがつて、線５０ａ，５
０ｂ，５０ｃ及び５０ｄ上の出力の各ビツト位置
に対する論理回路は類似している。さらに、線５
２上のあふれフラグは、NANDゲート１３６か
ら出力される。NANDゲート１３６は、論理回
路２０の４つのビツト位置について、それぞれ
NANDゲート９０，１０４，１１８及び１３２
から出力を受け取る。
組合せ／論理回路は、あふれフラグを供給す
る。これは図示の線のNANDである。マスク下
の回転及び組合せ操作を用いて、レジスタ及び加
算器からのデータを組み合わせて乗算操作で積の
下位ビツトを形成する。これに関連して、積の符
号とは異なるビツトのあふれはオーバフローを示
す。したがつて、符号ビツトの値に応じて「あふ
れた１」または「あふれた０」のいずれかを検出
する必要がある。線４４ａないし４４ｄ上の値を
それぞれ条件付きで反転して、あふれた１または
あふれた０がいつ検出されるかを判定するために
排他的ORゲート８８，１０２，１１６及び１３
０が設けられている。
る。これは図示の線のNANDである。マスク下
の回転及び組合せ操作を用いて、レジスタ及び加
算器からのデータを組み合わせて乗算操作で積の
下位ビツトを形成する。これに関連して、積の符
号とは異なるビツトのあふれはオーバフローを示
す。したがつて、符号ビツトの値に応じて「あふ
れた１」または「あふれた０」のいずれかを検出
する必要がある。線４４ａないし４４ｄ上の値を
それぞれ条件付きで反転して、あふれた１または
あふれた０がいつ検出されるかを判定するために
排他的ORゲート８８，１０２，１１６及び１３
０が設けられている。
第３図はデータ選択回路１２の概略図である。
第３図は、たとえばマルチプレクサ１５０の入力
線５６ａ，５８ａ及び６０ａなど、それぞれ３本
の入力線を有する４つのマルチプレクサ１５０，
１５２，１５４及び１５６からなる。マルチプレ
クサ１５０，１５２，１５４及び１５６はそれぞ
れ制御線２２，２４及び２６に接続されている。
制御線２２，２４及び２６は、マルイプレクサ１
５０，１５２，１５４及び１５６のそれぞれにつ
いて３本の入力線のうちの１本を選択する。次
に、その入力線が出力線４８ａないし４８ｄに接
続される。第４図は、データ選択回路１２の動作
に対する制御線２２，２４及び２６の作用を示す
真理値表である。
第３図は、たとえばマルチプレクサ１５０の入力
線５６ａ，５８ａ及び６０ａなど、それぞれ３本
の入力線を有する４つのマルチプレクサ１５０，
１５２，１５４及び１５６からなる。マルチプレ
クサ１５０，１５２，１５４及び１５６はそれぞ
れ制御線２２，２４及び２６に接続されている。
制御線２２，２４及び２６は、マルイプレクサ１
５０，１５２，１５４及び１５６のそれぞれにつ
いて３本の入力線のうちの１本を選択する。次
に、その入力線が出力線４８ａないし４８ｄに接
続される。第４図は、データ選択回路１２の動作
に対する制御線２２，２４及び２６の作用を示す
真理値表である。
データ選択回路１４及び１６は、第３図及び第
４図に示した回路の２入力形式のものである。言
い換えると、データ選択回路１４及び１６用のマ
ルチプレクサは、制御回路１０からの２つの制御
信号によつて入力線が選択される、２入力マルチ
プレクサである。
４図に示した回路の２入力形式のものである。言
い換えると、データ選択回路１４及び１６用のマ
ルチプレクサは、制御回路１０からの２つの制御
信号によつて入力線が選択される、２入力マルチ
プレクサである。
第５図は回転回路１８の概略図である。これら
２本の線上のデータを復号して、図示のように、
４つの内部信号SELECT−D0、SELECT−D1、
SELECT−D2及びSELECT−D3を供給するよう
に、２−４デコーダ回路２００が制御線３６及び
３８に接続されている。これらの線SELECT−
D0ないしSELECT−D3は４本ともすべて４つマ
ルチプレクサ２０２，２０４，２０６及び２０８
に接続される。４つのマルチプレクサ２０２，２
０４，２０６及び２０８はすべて入力線５４ａ，
５４ｂ，５４ｃ及び５４ｄに接続されている。し
たがつて、制御線３６及び３８上のデータは、入
力線５４ａないし５４ｄのどれがマルチプレクサ
２０２，２０４，２０６または２０８のどれに接
続されるかを指定する。マルチプレクサ２０２，
２０４，２０６及び２０８はそれぞれ線４４ａ，
４４ｂ，４４ｃ及び４４ｄ上に出力を供給する。
２本の線上のデータを復号して、図示のように、
４つの内部信号SELECT−D0、SELECT−D1、
SELECT−D2及びSELECT−D3を供給するよう
に、２−４デコーダ回路２００が制御線３６及び
３８に接続されている。これらの線SELECT−
D0ないしSELECT−D3は４本ともすべて４つマ
ルチプレクサ２０２，２０４，２０６及び２０８
に接続される。４つのマルチプレクサ２０２，２
０４，２０６及び２０８はすべて入力線５４ａ，
５４ｂ，５４ｃ及び５４ｄに接続されている。し
たがつて、制御線３６及び３８上のデータは、入
力線５４ａないし５４ｄのどれがマルチプレクサ
２０２，２０４，２０６または２０８のどれに接
続されるかを指定する。マルチプレクサ２０２，
２０４，２０６及び２０８はそれぞれ線４４ａ，
４４ｂ，４４ｃ及び４４ｄ上に出力を供給する。
第６図は、制御回路１０が線８を介して受け取
つた命令がどのようにしてそれぞれ制御信号２
２，２４，２６，３０，３２，３４，３６，３
８，４０及び４２に復号されるかを示すテーブル
図である。
つた命令がどのようにしてそれぞれ制御信号２
２，２４，２６，３０，３２，３４，３６，３
８，４０及び４２に復号されるかを示すテーブル
図である。
第６図でＸと表記してあるところは、１または
０のどちらの値でもことを示す。
０のどちらの値でもことを示す。
実行される命令がマスク下挿入または入力Ｒ転
送のときは、制御信号３６及び３８は、オペラン
ドＤに対して必要な回転量を表す任意の値をとる
ことができる。このことは、第６図はそれぞれ信
号３６及び３８を表す列の表記Ｒ０，Ｒ１で示さ
れる。マスク下挿入命令に対する制御信号４０の
値は、第６図は変数Ａとして示されている。Ａ＝
０のとき、論理回路２０は、あふれた１を検出す
るように条件付けられる。Ａ＝１のときは、あふ
れた０が検出される。
送のときは、制御信号３６及び３８は、オペラン
ドＤに対して必要な回転量を表す任意の値をとる
ことができる。このことは、第６図はそれぞれ信
号３６及び３８を表す列の表記Ｒ０，Ｒ１で示さ
れる。マスク下挿入命令に対する制御信号４０の
値は、第６図は変数Ａとして示されている。Ａ＝
０のとき、論理回路２０は、あふれた１を検出す
るように条件付けられる。Ａ＝１のときは、あふ
れた０が検出される。
入力Ｒ転送命令の実行時には、第６図の値B1、
B2がそれぞれ１、０にセツトされている場合、
正の形のオペランドＤがデータ選択回路１６から
論理回路２０に送られる。B1、B2がそれぞれ
０、１にセツトされている場合は、反転された形
のオペランドＤが使用される。同様にして、入力
Ｍ転送の実行時には、所望のワードを選択するよ
うに値C1、C2、C3がセツトされる。
B2がそれぞれ１、０にセツトされている場合、
正の形のオペランドＤがデータ選択回路１６から
論理回路２０に送られる。B1、B2がそれぞれ
０、１にセツトされている場合は、反転された形
のオペランドＤが使用される。同様にして、入力
Ｍ転送の実行時には、所望のワードを選択するよ
うに値C1、C2、C3がセツトされる。
どの選択信号も活動状態０にないときは、デー
タ選択回路の出力はすべて１であることに留意さ
れたい。この機能を用いて、NAND、OR、
XOR及び等価の実行時にデータ選択回路１４か
ら１のワードが得られ、また同様に、入力Ｍ転送
の実行時にデータ選択回路１６から１のワードが
得られる。
タ選択回路の出力はすべて１であることに留意さ
れたい。この機能を用いて、NAND、OR、
XOR及び等価の実行時にデータ選択回路１４か
ら１のワードが得られ、また同様に、入力Ｍ転送
の実行時にデータ選択回路１６から１のワードが
得られる。
データ選択回路のもう１つの機能は、選択され
た全入力のブールAND操作である。この機能を
用いて、入力転送の実行時にオペランドＢ及び
その否定形を選択することにより、データ選択回
路１２の出力で０のワードが得られる。
た全入力のブールAND操作である。この機能を
用いて、入力転送の実行時にオペランドＢ及び
その否定形を選択することにより、データ選択回
路１２の出力で０のワードが得られる。
本発明の作用を一層容易に理解するため、２つ
の例について考察する。第１の例では、マスク下
挿入操作を実行する。この命令は制御回路１０が
線８を介して受け取つて復号し、第６図に示すよ
うな制御信号を供給する。この例では、線５６上
の入力は‘1100'である。この値が次に選択回路
１２の出力線４８上に現れる。入力線６２上のオ
ペランドＳは‘0101'の値を有し、線６６上のオ
ペランドＤは‘000'の値を有する。これらの値は
それぞれ選択回路１４及び１６の出力線４６及び
５４上に現れる。この例では、制御線３６及び３
８は‘11'の値を有する。この結果、内部回転復
号回路２００（第５図）はSELECT−Ｄ３信号
を発生し、‘1000'の値が出力線４４上に現れる。
制御線４０は０の値を有し、あふれた１を検出す
るように論理手段を条件付ける。線４２上の制御
信号の値は１である。第２図を参照すると、線５
０ａないし５０ｄ上の出力は‘1001'であること
が分かる。線５０ａないし５０ｄの出力は、対応
するマスク・ワード入力が０の場合、線４６上の
入力の複製である。マスク・ビツトが１の場合
は、出力は線４４を介する回転回路からの入力に
対応する。線５２上のあふれフラグ出力は、１の
値を有していた回転回路ビツトが組合せ操作によ
つて抑止されなかつたので、０である。
の例について考察する。第１の例では、マスク下
挿入操作を実行する。この命令は制御回路１０が
線８を介して受け取つて復号し、第６図に示すよ
うな制御信号を供給する。この例では、線５６上
の入力は‘1100'である。この値が次に選択回路
１２の出力線４８上に現れる。入力線６２上のオ
ペランドＳは‘0101'の値を有し、線６６上のオ
ペランドＤは‘000'の値を有する。これらの値は
それぞれ選択回路１４及び１６の出力線４６及び
５４上に現れる。この例では、制御線３６及び３
８は‘11'の値を有する。この結果、内部回転復
号回路２００（第５図）はSELECT−Ｄ３信号
を発生し、‘1000'の値が出力線４４上に現れる。
制御線４０は０の値を有し、あふれた１を検出す
るように論理手段を条件付ける。線４２上の制御
信号の値は１である。第２図を参照すると、線５
０ａないし５０ｄ上の出力は‘1001'であること
が分かる。線５０ａないし５０ｄの出力は、対応
するマスク・ワード入力が０の場合、線４６上の
入力の複製である。マスク・ビツトが１の場合
は、出力は線４４を介する回転回路からの入力に
対応する。線５２上のあふれフラグ出力は、１の
値を有していた回転回路ビツトが組合せ操作によ
つて抑止されなかつたので、０である。
第２の例では、ブールOR操作を実行する。
OR操作の場合、制御回路１０は、第６図でOR
と表示された行に示すように、制御信号をセツト
する。このため、データ選択回路１２に向かう線
５８上のオペランドＢとデータ選択回路１６に向
かう線６６上のオペランドＤのブールORを形成
するようにデータ経路及び論理回路２０が条件付
けられる。この例では、オペランドＢは‘1010'
の値を有する。線６０上のオペランドＢの反転、
すなわち−Ｂがデータ選択回路１２によつて選択
され、その結果、‘0101'の値が出力線４８上に
現れる。データ選択回路１４における制御線２８
及び３０は共に比活動状態であり、したがつて、
‘1111'の値が出力線４６上に現れる。この例で
は、線６６上のオペランドＤは‘0011'の値を有
する。この値がデータ選択回路の出力線５４上に
現れる。この例では回転は行なわれないので、同
じ値が回転回路１８の出力線４４上にも現れる。
これらの値が論理回路２０に提示されたとき、線
５０ａないし５０ｄ上の出力は、２つの入力ワー
ド‘1010'と‘0011'のブールORである値‘1011'
となる。
OR操作の場合、制御回路１０は、第６図でOR
と表示された行に示すように、制御信号をセツト
する。このため、データ選択回路１２に向かう線
５８上のオペランドＢとデータ選択回路１６に向
かう線６６上のオペランドＤのブールORを形成
するようにデータ経路及び論理回路２０が条件付
けられる。この例では、オペランドＢは‘1010'
の値を有する。線６０上のオペランドＢの反転、
すなわち−Ｂがデータ選択回路１２によつて選択
され、その結果、‘0101'の値が出力線４８上に
現れる。データ選択回路１４における制御線２８
及び３０は共に比活動状態であり、したがつて、
‘1111'の値が出力線４６上に現れる。この例で
は、線６６上のオペランドＤは‘0011'の値を有
する。この値がデータ選択回路の出力線５４上に
現れる。この例では回転は行なわれないので、同
じ値が回転回路１８の出力線４４上にも現れる。
これらの値が論理回路２０に提示されたとき、線
５０ａないし５０ｄ上の出力は、２つの入力ワー
ド‘1010'と‘0011'のブールORである値‘1011'
となる。
Ｆ 発明の効果
以上説明したように、本発明のデータ処理回路
は、一連のクロツク・サイクル信号を供給するク
ロツクと、命令を受け取り、この命令に応答して
選択信号、回転信号を供給し、また命令に応答し
て組合せまたはブール論理操作のいずれかを指定
する制御信号を供給する制御回路を含む。選択信
号は、複数のデータ・ワードを供給するデータ選
択回路に供給される。回転信号は、回転信号に応
答して少なくとも１つのデータ・ワード内でビツ
トの回転を行なう回転回路に供給される。制御回
路、データ選択回路、及び回転回路に接続された
論理回路が設けられている。論理回路は、データ
選択回路及び回転回路から供給されたワードから
のビツトを論理的に組み合わせる。これらのビツ
トは制御回路に応答して論理的に組み合わせられ
る。論理回路は同一クロツク・サイクル内で出力
を発生する。
は、一連のクロツク・サイクル信号を供給するク
ロツクと、命令を受け取り、この命令に応答して
選択信号、回転信号を供給し、また命令に応答し
て組合せまたはブール論理操作のいずれかを指定
する制御信号を供給する制御回路を含む。選択信
号は、複数のデータ・ワードを供給するデータ選
択回路に供給される。回転信号は、回転信号に応
答して少なくとも１つのデータ・ワード内でビツ
トの回転を行なう回転回路に供給される。制御回
路、データ選択回路、及び回転回路に接続された
論理回路が設けられている。論理回路は、データ
選択回路及び回転回路から供給されたワードから
のビツトを論理的に組み合わせる。これらのビツ
トは制御回路に応答して論理的に組み合わせられ
る。論理回路は同一クロツク・サイクル内で出力
を発生する。
このようにして本発明では単一クロツク・サイ
クルで組み合わせまたはブール論理操作を実現で
きる。
クルで組み合わせまたはブール論理操作を実現で
きる。
第１図は組合せ／論理回路のブロツク・ダイヤ
グラムである。第２図は第１図の論理回路２０の
概略図である。第３図は第１図のデータ選択回路
１２の概略図である。第４図はデータ選択回路１
２の真理値表である。第５図は第１図の回転回路
１８の概略図である。第６図は、第１図の制御回
路１０によつて復号される命令に関係する制御信
号を列挙し、定義するダイヤグラムである。 １０……制御回路、１２，１４，１６……デー
タ選択回路、１８……回転回路、２０……論理回
路、８０……インバータ、８２，８４，８８，９
２……ORゲート、９０，１０４，１１８，１３
２……NANDゲート、１５０，１５２，１５４，
１５６，２００……復号回路、２０２，２０４，
２０６，２０８……マルチプレクサ。
グラムである。第２図は第１図の論理回路２０の
概略図である。第３図は第１図のデータ選択回路
１２の概略図である。第４図はデータ選択回路１
２の真理値表である。第５図は第１図の回転回路
１８の概略図である。第６図は、第１図の制御回
路１０によつて復号される命令に関係する制御信
号を列挙し、定義するダイヤグラムである。 １０……制御回路、１２，１４，１６……デー
タ選択回路、１８……回転回路、２０……論理回
路、８０……インバータ、８２，８４，８８，９
２……ORゲート、９０，１０４，１１８，１３
２……NANDゲート、１５０，１５２，１５４，
１５６，２００……復号回路、２０２，２０４，
２０６，２０８……マルチプレクサ。
Claims (1)
- 【特許請求の範囲】 １ 命令に応答して単一クロツク・サイクル中に
データに対して組合せまたはブール論理操作のい
ずれかを実行するデータ処理回路において、 １クロツク・サイクル中に命令を受け取り、こ
の命令に応答して選択信号、回転信号、及び組合
せまたはブール論理操作のいずれかを指定する制
御信号を供給する制御手段と、 選択信号に応答して複数のデータ・ワードを供
給するデータ選択手段と、 上記データ選択手段に接続され、回転信号に応
答して上記の供給されたデータ・ワードの少なく
とも１つを回転させる回転手段と、 上記クロツク・サイクル内に制御信号に応答し
て上記データ選択手段及び上記回転手段からのビ
ツトを論理的に組み合わせ、データ出力を供給す
る論理手段とを有することを特徴とするデータ処
理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/269,202 US4903228A (en) | 1988-11-09 | 1988-11-09 | Single cycle merge/logic unit |
| US269202 | 1988-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02136920A JPH02136920A (ja) | 1990-05-25 |
| JPH0431411B2 true JPH0431411B2 (ja) | 1992-05-26 |
Family
ID=23026236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240904A Granted JPH02136920A (ja) | 1988-11-09 | 1989-09-19 | データ処理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4903228A (ja) |
| EP (1) | EP0368826A3 (ja) |
| JP (1) | JPH02136920A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553309A (en) * | 1991-11-08 | 1996-09-03 | Japan Atomic Energy Research Institute | Device for high speed evaluation of logical expressions and high speed vector operations |
| US5410719A (en) * | 1992-05-27 | 1995-04-25 | Hewlett-Packard Company | Field compositor for merging data and including cells each receiving three control and two data inputs and generating one control and one data output therefrom |
| US5487159A (en) * | 1993-12-23 | 1996-01-23 | Unisys Corporation | System for processing shift, mask, and merge operations in one instruction |
| US5704052A (en) * | 1994-11-06 | 1997-12-30 | Unisys Corporation | Bit processing unit for performing complex logical operations within a single clock cycle |
| US6738793B2 (en) * | 1994-12-01 | 2004-05-18 | Intel Corporation | Processor capable of executing packed shift operations |
| US6275834B1 (en) * | 1994-12-01 | 2001-08-14 | Intel Corporation | Apparatus for performing packed shift operations |
| BR9509845A (pt) | 1994-12-02 | 1997-12-30 | Intel Corp | Microprocessador com operação de compactação de elementos de operação compósitos |
| US5815736A (en) * | 1995-05-26 | 1998-09-29 | National Semiconductor Corporation | Area and time efficient extraction circuit |
| US5729482A (en) * | 1995-10-31 | 1998-03-17 | Lsi Logic Corporation | Microprocessor shifter using rotation and masking operations |
| US5870592A (en) * | 1996-10-31 | 1999-02-09 | International Business Machines Corp. | Clock generation apparatus and method for CMOS microprocessors using a differential saw oscillator |
| AU1761497A (en) * | 1997-02-28 | 1998-09-18 | Kristian Rusanov Angelov | A device for digital signal processing |
| US5949262A (en) * | 1998-01-07 | 1999-09-07 | International Business Machines Corporation | Method and apparatus for coupled phase locked loops |
| US6014047A (en) * | 1998-01-07 | 2000-01-11 | International Business Machines Corporation | Method and apparatus for phase rotation in a phase locked loop |
| US6041404A (en) | 1998-03-31 | 2000-03-21 | Intel Corporation | Dual function system and method for shuffling packed data elements |
| US7155601B2 (en) * | 2001-02-14 | 2006-12-26 | Intel Corporation | Multi-element operand sub-portion shuffle instruction execution |
| US7631025B2 (en) * | 2001-10-29 | 2009-12-08 | Intel Corporation | Method and apparatus for rearranging data between multiple registers |
| US7624138B2 (en) | 2001-10-29 | 2009-11-24 | Intel Corporation | Method and apparatus for efficient integer transform |
| US7818356B2 (en) | 2001-10-29 | 2010-10-19 | Intel Corporation | Bitstream buffer manipulation with a SIMD merge instruction |
| US7685212B2 (en) * | 2001-10-29 | 2010-03-23 | Intel Corporation | Fast full search motion estimation with SIMD merge instruction |
| US7725521B2 (en) * | 2001-10-29 | 2010-05-25 | Intel Corporation | Method and apparatus for computing matrix transformations |
| US7739319B2 (en) * | 2001-10-29 | 2010-06-15 | Intel Corporation | Method and apparatus for parallel table lookup using SIMD instructions |
| US20040054877A1 (en) | 2001-10-29 | 2004-03-18 | Macy William W. | Method and apparatus for shuffling data |
| US7047383B2 (en) * | 2002-07-11 | 2006-05-16 | Intel Corporation | Byte swap operation for a 64 bit operand |
| US8078836B2 (en) | 2007-12-30 | 2011-12-13 | Intel Corporation | Vector shuffle instructions operating on multiple lanes each having a plurality of data elements using a common set of per-lane control bits |
| WO2010135785A1 (en) | 2009-05-29 | 2010-12-02 | Resmed Ltd | Nasal mask system |
| US9990202B2 (en) * | 2013-06-28 | 2018-06-05 | Intel Corporation | Packed data element predication processors, methods, systems, and instructions |
| DE102020102796A1 (de) | 2020-02-04 | 2021-08-05 | Infineon Technologies Ag | Datenverarbeitungsvorrichtung und verfahren zum verarbeiten von geheimen daten |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3370274A (en) * | 1964-12-30 | 1968-02-20 | Bell Telephone Labor Inc | Data processor control utilizing tandem signal operations |
| FR2253415A5 (ja) * | 1973-12-04 | 1975-06-27 | Cii | |
| US3982229A (en) * | 1975-01-08 | 1976-09-21 | Bell Telephone Laboratories, Incorporated | Combinational logic arrangement |
| US4012722A (en) * | 1975-09-20 | 1977-03-15 | Burroughs Corporation | High speed modular mask generator |
| US4085447A (en) * | 1976-09-07 | 1978-04-18 | Sperry Rand Corporation | Right justified mask transfer apparatus |
| US4139899A (en) * | 1976-10-18 | 1979-02-13 | Burroughs Corporation | Shift network having a mask generator and a rotator |
| US4467444A (en) * | 1980-08-01 | 1984-08-21 | Advanced Micro Devices, Inc. | Processor unit for microcomputer systems |
| US4569016A (en) * | 1983-06-30 | 1986-02-04 | International Business Machines Corporation | Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system |
-
1988
- 1988-11-09 US US07/269,202 patent/US4903228A/en not_active Expired - Fee Related
-
1989
- 1989-09-19 JP JP1240904A patent/JPH02136920A/ja active Granted
- 1989-10-31 EP EP19890850380 patent/EP0368826A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0368826A3 (en) | 1991-12-27 |
| US4903228A (en) | 1990-02-20 |
| EP0368826A2 (en) | 1990-05-16 |
| JPH02136920A (ja) | 1990-05-25 |
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