JP2002229775A

JP2002229775A - コンピュータ算術演算のための部分一致部分出力キャッシュ装置

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Publication number: JP2002229775A
Application number: JP2001031314A
Authority: JP
Inventors: Hoi-Jin Lee; 会鎮李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-01-10
Filing date: 2001-02-07
Publication date: 2002-08-16
Anticipated expiration: 2021-02-07
Also published as: DE60127524D1; US20020120814A1; DE60127524T2; KR20020060547A; EP1223505B1; TW501026B; KR100423893B1; CN1194301C; EP1223505A2; CN1365049A; EP1223505A3; JP4574030B2; US6542963B2

Abstract

(57)【要約】【課題】コンピュータ算術演算のための部分一致部分
出力キャッシュを提供する。【解決手段】本発明による演算装置はコンピュータ算
術演算のための部分一致部分出力キャッシュを含む。前
記キャッシュは、以前に遂行された結果データと算術演
算を遂行するためのオペランドとを貯蔵し、同一のオペ
ランドが遂行される場合、該当する結果を出力し、プロ
セッサによる処理及び演算をバイパスさせる。そして、
前記キャッシュを備えた装置は部分的に一致するオペラ
ンドのために、部分的に結果を出力できるように構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャッシュメモリと
共にコンピュータ算術演算を遂行する装置及び方法に係
り、より詳細には、部分出力が可能なキャッシュメモリ
を備えた装置及び方法に関する。

【０００２】

【従来の技術】コンピュータは、掛け算、繰り返される
シフト（shift）を通じたデータの操作による割り算、
足し算、そして、引き算のような算術演算（arithmetic
operations）を遂行する。そして、結果を導出するた
めに、データの頻繁なアクセス及び操作上のサイクル
（operational cycles）を必要とする。平方根（square
root）演算のような複雑な演算機能や、三角関数（tri
gonometry functions）演算などを遂行するための普通
のコンピューティングプロセッサは、非常に時間消費的
な特徴を有する。そして、このようなコンピューティン
グプロセッサは幾つかのアプリケーションで、適用が容
易ではない問題点があった。

【０００３】さらに複雑な算術演算のうち、一部はルッ
クアップテーブル（look-up table）を使用できるが、
様々な演算にルックアップテーブルを適用するために
は、ルックアップテーブルの大きさが十分に大きくなけ
ればならない。もし、遂行される演算で１ビットだけが
違っても、ルックアップテーブルは正確な機能を遂行で
きず、ルックアップテーブルから導出されるデータも正
しくない。従って、正確な結果を得るためには、演算の
全ての数の桁に対する全体計算を再び遂行しなければな
らない。

【０００４】複雑な算術演算を遂行する他の方法とし
て、例えば、サットクリフ(Sutcliffe)によって取得さ
れた米国特許（USP 4,734,878）“CIRCUIT FOR PERFOR
MING SQUARE ROOT FUNCTIONS”のように専用回路（dedi
cated circuitry）を使用する方法がある。しかし、専
用回路は時間消費は少ないが、追加的なハードウェアを
必要とするため、特定関数だけに使用される。サットク
リフによる専用回路はただ平方根演算だけを遂行でき、
掛け算器（multiplier）はただ掛け算演算だけを遂行す
る。

【０００５】キャッシュメモリ（cache memory）は高速
RAM(Random Access Memory)として用いられ、CPU(Centr
al Processing Unit)は普通のメモリよりキャッシュメ
モリをより速くアクセスすることができる。一般的に、
キャッシュメモリはCPUによって頻繁にアクセスされる
データを貯蔵するためのメモリである。CPUはキャッシ
ュメモリからアクセスされたデータを使ってより多数の
演算を遂行することができる。また、この演算は普通の
メモリからアクセスされたデータを用いて遂行される演
算よりも高速に遂行することが出来る。

【０００６】キャッシュメモリはCPUによって直接アク
セスされ（例えば、外部メモリ管理ユニット（external
memory management unit）を）経由しないで）、CPUと
キャッシュメモリとの間の信号伝達時間を縮めるため
に、物理的にCPUに近いところに位置する。Alpha AXP 2
1064マイクロプロセッサ内のデータキャッシュの動作
は、１９９６年、David A. PaternsとJohn L. Henn
essyによってMorgan Kaufmann Publishers Inc.で出版
された“Computer Architecture A Quantitive A
pproach”のpp.380〜383に説明されている。CPUがリー
ド又はフェッチ(fetch)動作を遂行すると、データ(dat
a)又は命令語（instructions）がキャッシュ内にあるか
が判別される。もし、データ又は命令語がキャッシュ内
に存在すると、高速でアクセスされ、もし、そうではな
いと、データ又は命令語は普通のメモリ（例えば、DRAM
又はROM）からフェッチされ、消費時間が長くなる。

【０００７】図１は、一般的なキャッシュメモリの構成
を示す図である。キャッシュメモリ１０は、プロセッサ
によって最近又は頻繁にアクセスされたデータ、アドレ
ス又はファイルを貯蔵するための多数のバッファを備え
たキャッシュタグ１１を含む。キャッシュメモリ１０
は、タグに貯蔵されたデータと一番最近に入力されたデ
ータとを比較するための回路を含む。図１に示すよう
に、XOR（exclusive OR）ゲートはキャッシュタグ１１
内に備えられた各バッファの各々のビットに連関してい
る。新たに入力されたデータがキャッシュタグ１１内の
バッファのうち、１つに貯蔵されたデータと一致する
と、実際比較結果（true comparison）がゲート１５、
１６乃至１９から出力される。キャッシュデータ１２は
キャッシュタグ１１内の各バッファに対応するデータを
貯蔵するファイルである。対応するゲート１５、１６、
…、１９から取り込んだ実際比較結果はキャッシュデー
タ１２の該当位置にあるq4、q3、q2、…、q0として出力
される。図１に示されたキャッシュは５ビット幅を有す
る。

【０００８】キャッシュメモリは、高速演算を遂行する
演算装置のためのデータ貯蔵装置（data storing devic
e）として有用である。例えば、図１に示されたような
キャッシュメモリはキャッシュタグ１１にオペランド
（operands）を貯蔵し、キャッシュデータ１２に対応す
る演算結果を貯蔵する。もし、先に遂行される同一な算
術演算に関するオペランドがキャッシュタグ１１内で発
見されると、その算術演算はバイパス（bypass）され
る。このような場合、キャッシュはルック-アップテー
ブルとして使用され、アクセス時間はルック-アップテ
ーブルROMと同程度に縮まる。しかし、ルック-アップテ
ーブルROMにおいて、ルック-アップテーブルモードでの
キャッシュの使用は、オペランドがキャッシュタグに貯
蔵されたデータと正確に一致する場合だけ、全体処理量
を減少させるにとどまる。従って、部分的に一致するオ
ペランドに対する演算結果を部分的に出力できる演算装
置に使用されるキャッシュメモリを備えた装置が要求さ
れる。

【０００９】

【発明が解決しようとする課題】本発明は、前述の問題
点を解決するために提案されたもので、TAGレジスタ及
びキャッシュデータメモリを備えたキャッシュ構造及び
これを利用した算術演算遂行方法を提供することを目的
とする。

【００１０】

【課題を解決するための手段】前述の目的を達成するた
めの本発明の特徴によると、TAGレジスタ及びキャッシ
ュデータメモリを備えたキャッシュ構造を利用した算術
演算遂行方法は、多数の知られているオペランドをTAG
レジスタに貯蔵し、各々のオペランド算術演算から誘導
された結果を有する。結果はキャッシュデータメモリ内
の該当位置に貯蔵され、遂行される算術演算に対する新
たなオペランドをTAGレジスタに入力させ、知られてい
る多数のオペランドと新たなオペランドとを比較し、も
し、知られているオペランドのうち、新たに入力された
オペランドと一致するものがあるか否かを判別し、判別
の結果、一致するものがあると、新たなオペランドと一
致するオペランドに対応する結果をキャッシュデータメ
モリから出力する。

【００１１】望ましい実施形態において、前記方法は、
判別ステップで一致するオペランドが存在しない場合に
は、知られているオペランドと新たなオペランドとが部
分的に一致するか否かを判別し、知られているオペラン
ドのうち、新たなオペランドと一致する上位ビット(MSB
s)を有するオペランドを選択し、一番多く一致する上位
ビット(MSBs)を有するオペランドに対応する結果をキャ
ッシュデータメモリからアクセスし、知られているオペ
ランドの一致した上位ビットから導出されてアクセスさ
れた結果の第１部分を決定し、第１部分の外にアクセス
された結果の第２部分をマスキングし、マスキングされ
た結果を第１部分結果として提供する。

【００１２】望ましい実施形態において、前記方法は、
第２部分結果を発生させるために、一致された上位ビッ
トの外に該当する新たなオペランドのビットに対する算
術演算を遂行し、第１部分結果と第２部分結果とを結合
して最終結果を出力する。

【００１３】望ましくは、前述の本発明による方法は、
平方根又は掛け算演算のような算術演算を遂行すること
を特徴とする。

【００１４】算術演算の遂行のために提供されるキャッ
シュ装置は、各々が算術演算から導出された該当結果を
有する、知られている多数のオペランドを貯蔵するため
のタグレジスタと、知られているオペランドに対応する
結果を貯蔵するためのキャッシュデータメモリと、遂行
される算術演算のための新たなオペランドを知られてい
る多数のオペランドと比較するための、タグレジスタ内
に備えられた比較ロジックとを含む。ここで、知られて
いるオペランドのうちの１つが新たなオペランドと一致
すると、キャッシュデータメモリは新たなオペランドと
一致する知られているオペランドに対する知られている
結果を出力する。

【００１５】キャッシュ装置は、共通ロジックレベル
（common logic level）を有するデータグループを検出
し、新たなオペランドの上位ビット（MSBs）と一致する
一番多い数の上位ビット（MSBs）を有する、知られてい
るオペランドを検出するためのロジックグループ検出器
（logic group detector）と、一番多く一致する上位ビ
ット（MSBs）を有する、知られているオペランドに対応
する結果を部分的にマスキングし、知られているオペラ
ンドの一致した上位ビット（MSBs）から導出された該当
結果の第１部分を通過させ、第１部分を除いた該当結果
の第２部分をマスキングするためのマスキングロジック
（masking logic）と、算術ユニット（arithmetic uni
t）で該当結果の第１部分をマルチプレクシングをする
ためのマルチプレクサとを含む。

【００１６】望ましい実施形態において、本発明による
キャッシュ装置は第２マルチプレクサを含む。ここで、
演算ユニットは第２部分結果を発生させるために一致す
る上位ビット（MSBs）を除いた新たなオペランドのビッ
トに対する算術演算を遂行し、第２マルチプレクサは第
２部分結果を演算ユニットでマルチプレクシングする。
第２部分結果は第１部分結果と結合されて最終結果を形
成する。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を添付
した図２乃至図６を参照して詳細に説明する。

【００１８】もし、現在のオペランド（current operan
d）が同一な算術演算を遂行した以前のオペランド（pre
vious operand）と同一の場合には、本発明の演算用キ
ャッシュ（operational cache）は以前に遂行した算術
演算結果を貯蔵し、結果データ（resultant data）を出
力する。もし、現在のオペランドが演算用キャッシュに
貯蔵された以前のオペランドと部分的に一致すると、本
発明の演算用キャッシュは部分的な演算結果を出力す
る。本発明による演算用キャッシュを使用した演算ユニ
ットの構造及び動作を以下説明する。

【００１９】図２は、平方根演算を遂行する演算ユニッ
トの構成を示す図である。図２に示された演算ユニット
は本発明による部分一致部分出力（partical match pat
icaloutput:以下PMPOと呼ぶ）キャッシュを示す。例示
された本発明による演算装置は、PMPOキャッシュタグ２
１とPMPOキャッシュデータ２２とで構成されたPMPOキャ
ッシュ１００を含む。平方根モジュール２７は被平方根
数Ｘの平方根を計算するためのソフトウェア又はハード
ウェアである。平方根モジュール２７は平方根演算を遂
行するためのプログラミングステップ又はアルゴリズム
で構成される。平方根演算は１９９３年Israel Korenに
よって ISBN D-13-151952-2に掲載された“Computer Ar
ithmetic Algorithms”の第７章の“Restoring Divisio
n Scheme”と概念的に同一に平方根を計算する“完全平
方”（completing the square）方法で遂行される。ま
た、平方根モジュール２７は伝送的な割り算及び残り計
算方法によって入力された被平方根数の平方根を計算す
るための回路又はプログラムステップを含む。一例とし
て、８-ビットオペランドの‘割り算及び残り’平方根
演算を遂行するプロセッサは平方根結果を導出するため
に８サイクルを要求する。平方根結果データはQ’バッ
ファ２９に集合される。平方根演算が完了すると、平方
根演算結果は、貯蔵のためにQ’バッファ２９からPMPO
キャッシュデータ２２内のD1、D2、…、Dnのうち、１つ
に伝達される被平方根数XはPMPOキャッシュタグ２１内
の対応するバッファ（T1、T2、…、Tn）に貯蔵される。
ここで、図２に示された算術ユニットは、平方根演算が
遂行される新たな入力の被平方根数X’がPMPOキャッシ
ュタグ２１内の対応するバッファ内の被平方根数X’と
一致するかが決定されると、PMPOキャッシュデータ２２
から平方根Q’を出力する。新たな平方根数の一致判別
はキャッシュタグ２１内のエクスクルーシブNORゲート
によって遂行される。エクスクルーシブNORゲートは新
たに入力された被平方根数X’の各ビットと完全に一致
するビットＸを貯蔵するバッファに対して、全部‘１’
を出力する。被平方根数X’と完全に一致する被平方根X
を貯蔵したバッファ（T1、T2、…、Tn）と対応するキャ
ッシュデータ２２に貯蔵されたデータが平方根結果Q’
として出力される。このような場合、平方根結果Q’は
キャッシュデータ２２からマルチプレクサ６３を通じて
Q’バッファ２９に出力される。このような被平方根一
致及びQ’バッファ２９への平方根結果Q’の出力は平方
根モジュール２７の処理をバイパス（bypass）させる。

【００２０】また、図２に示す本発明によるPMPOキャッ
シュを備えた演算装置は、新たに入力されたオペランド
X’とバッファ（T1、T2、…、Tn）に貯蔵された複数の
オペランドXsとが部分的に一致する場合、部分平方根結
果を出力できる構成を有する。つぎに、部分出力部分一
致（PMPO）動作の実施形態を図２乃至図５を参照して説
明する。平方根演算が遂行される新たなオペランドX’
が入力されると（ステップ４１０）、オペランドX’はP
MPOキャッシュタグ２１内のバッファ（T1、T2、…、T
n）に貯蔵されたオペランドXsと比較される（ステップ
４１２）。この実施形態で、オペランドと平方根データ
とは各々８ビット、即ち、X’［７：０］及びＱ’
［７：０］である。図２に示されたPMPOキャッシュは一
実施形態を図示したもので、オペランドのビット幅は様
々に変更され得ることは当業者には周知である。キャッ
シュタグ２１の１つのバッファTxに対するエクスクルー
シブNORゲートは５８ビットバッファで実現された検出
ロジック４２と連結される。検出ロジック４２はエクス
クルーシブNORバッファグループ各々から出力される５
８ビットを貯蔵する。従って、オペランドX’とキャッ
シュタグ２１内のバッファのうち、いずれか１つに貯蔵
されたオペランドXとが完全に一致すると、検出ロジッ
ク４２の対応する回路は５８ビットバッファに全部
‘１’を貯蔵する。一方、キャッシュタグ２１にエクス
クルーシブORゲートが使用される場合、オペランドX’
とキャッシュタグ２１内のバッファのうち、いずれか１
つに貯蔵されたオペランドXとが完全に一致すると、検
出ロジック４２には全部‘０’を貯蔵する。部分的に一
致する場合、検出ロジック４２はオペランドX’のビッ
トと一致するキャッシュタグ２１内のオペランドXnのビ
ットに論理‘１’を表示する。ステップ４１４では、新
たに入力されたオペランドX’がキャッシュタグ２１の
バッファに貯蔵された複数のオペランドXのうち、１つ
と完全に又は部分的に一致するか否かが判別される。選
択及びマスクロジック４３は検出ロジック４２からの出
力信号（Det_1 、Det_２、…、 Det_n）をデコーディン
グするためのロジック回路と完全に又は部分的に一致す
るか否かを判別するためのロジック回路を含む。部分的
に一致する場合、マッチされた長さが判別される。選択
及びマスクロジック４３はキャッシュデータ２２とマス
クレジスタ４５とにイネーブル信号を出力する。検出ロ
ジック４２からの検出信号（Det_1 、Det_２、…、 Det
_n）のうち、いずれか１つが全部‘１’を含む場合、オ
ペランドX’の完全一致が判別される。もし、完全に又
は部分的にも一致しないと、PMPOキャッシュ１００は平
方根データがないことを示す信号を出力する。不一致信
号はマルチプレクサ６２，６３に伝送され、新たに入力
された被平方根数X’が平方根モジュール２７に入力さ
れるようにして、平方根モジュール２７で被平方根数
X’のノーマル平方根演算が遂行されるようにする（ス
テップ４１６）。平方根モジュール２７から導出された
結果データはオペランドX’を貯蔵するために使用され
るキャッシュタグ２１のバッファTxと対応する位置に貯
蔵されるように、キャッシュデータ２２に伝達される
（ステップ４１８）。

【００２１】部分的に又は完全に一致すると判別される
場合、完全に一致するかを知るために検出ロジックから
の検出信号（Det_1 、Det_２、…、 Det_n）が検査され
る（ステップ４２０）。完全に一致する場合、選択及び
マスクロジック４３はキャッシュタグ２１で完全に一致
するバッファと対応する位置のキャッシュデータ２２に
信号を出力する。このような場合、キャッシュデータ２
２からの出力データがマスクレジスタ４５を通じて平方
根バッファ４８に出力され、このデータは平方根演算の
結果としてマルチプレクサ６３を通じてQ’バッファ２
９に伝達される（ステップ４２２）。

【００２２】オペランドX’が部分的に一致する場合、
選択及びマスクロジック４３は最上位ビット（MSB）か
ら一番多く連続的に一致する検出信号（Det_1 、Det_
２、…、 Det_n）を選択する（ステップ４２４）。検出
ロジック４２はデータ（M1〜Mn）のうち、一番先に０に
なる次のデータは‘Don't care’にする。図４は検出ロ
ジック４２からの出力（Det_1〜Det_n）に対応するM1〜
Mnを示す。選択及びマスクロジック４３は信号（Det_1
、Det_２、…、 Det_n）を取り込み、検出ロジック４
２から出力される信号（Det_1〜Det_n）のうち、連続的
に論理１が２つあるごとに通過（pass-through）信号を
発生させるマスキング演算を遂行する。信号（Det_1〜D
et_n）のマスクテーブルは選択及びマスクロジック４３
からの対応するマスク入力を入力する。図４は８ビット
マスクデータ（Mask［７：０］）を示す。選択及びマス
クロジック４３はキャッシュデータ２２で一番類似した
パターン（Det_max）に対応する位置をアクセスするた
めのイネーブル信号Enを出力する。このパターン（Det_
max）に対応するマスクデータ（Mask［７：０］）は部
分出力ユニット４５に入力され、パターン（Det_max）
に対応するマスクデータとキャッシュデータ２２からリ
ードされたデータ出力Qiに対するAND演算が遂行される
（ステップ４２６）。

【００２３】前述のプロセスが適用された一例は次のよ
うである。オペランド（10000000₂、10001111₂、及び10
101111₂）はキャッシュタグ２１のT1〜Tnに貯蔵され、
前記オペランドに対応する平方根結果データはキャッシ
ュデータメモリ２２の対応する位置に貯蔵される。被平
方根数X’10000001₂は算術装置に入力されて、平方根演
算が遂行される。検出ロジック４２はオペランドに対応
する信号（11111110、11110xxx、及び1110XXXX）を入力
信号（M1〜Mn）として各々取り込み、比較結果に対応す
るパターン（Det_1〜Det_n）として（11111110、111100
0、及び11000000）を各々出力する。従って、論理
‘１’はT1〜Tnに貯蔵されたオペランドと被平方根数
X’の対応するビットが一致することを示し、論理
‘０’は対応するビットが不一致することを示す。ここ
で、‘x’は‘Don't care’を意味する。

【００２４】検出ロジック４２で発生したパターン（De
t_1=11111110 、Det_2=11110000、及び Det_3=1100000
0）は選択及びマスクロジック４３に入力され、パター
ン（Det_1=11111110）は一番類似したパターン（Det_ma
x）に選択される。このパターン（11111110）は被平方
根数X’の対応するビットと最上位ビット(MSB)とから連
続的に一番多く、一致するものである。図４に示す真理
値を参照すると、選択及びマスクロジック４３はパター
ン（11111110）に対応するマスクパターン（11100000）
を発生させる。類似したパターン（Det_max）、即ち、
データが11111110のパターン（Det_1）に対応する結果
データQiを出力するために出力イネーブル信号Enはデー
タキャッシュメモリ２２に伝送される。

【００２５】部分出力ユニット４５は結果データQiとマ
スクデータ（11100000）とをAND演算し、その結果のq
［x：０］をバッファ４８に貯蔵する。前述のように、
もし、検出ロジック４２からの検出信号（Det_1〜Det_
n）全部が0xxxxxxx₂であると、‘０’がQ’バッファ２
９の初期値として入力され、オペランドX’は平方根モ
ジュール２７に入力される。この実施形態のような算術
演算で、オペランドX’の全ての数の桁に対する平方根
演算は算術モジュール（２７、この実施形態では平方根
モジュール）で遂行される。そして、もし、キャッシュ
タグ２１に貯蔵されたオペランド（T1〜Tn）のうち、１
つが被平方根X’と同一であると、即ち、検出ロジック
４２から出力される検出信号（Det_1〜Det_n）が(11111
111)なら、検出信号(11111111)に対応するデータQiがキ
ャッシュデータ２２から結果データQ’に出力され、モ
ジュール２７はどんな演算又は処理も遂行しない。

【００２６】演算子分割ユニット６１と第１及び第２マ
ルチプレクサ６２，６３を含む媒介回路は選択及びマス
クロジック４３によって制御される。媒介回路はデータ
をモジュール２７とQ’バッファ２９とに伝達する。演
算子分割ユニット６１は被平方根X’の大きな不一致部
分から部分オペランドX’’を抽出するために使用され
る。平方根演算において、平方根結果データ（q［x：
０］）は部分被平方根X’’を得るために、二乗演算さ
れた後、入力被平方根数X’から減算される（X’’＝X²
−q²）。部分被平方根数X’’は平方根演算を遂行する
ために、モジュール２７に入力される。部分結果出力
（q［x：０］）は部分結果データとして、Q’バッファ
２９に入力される（ステップ４２８）。部分被平方根数
X’’とデータ（q［x：０］）とは各々が、選択マスク
ロジックによって制御されるマルチプレクサ６２，６３
を通じて選択される。

【００２７】モジュール２７が部分入力X’’に対する
プロセスを完了すると、結果データはQ’バッファ２９
に貯蔵された部分結果データと結合されて、最終結果デ
ータを形成する。

【００２８】本発明による部分一致部分出力の長所は算
術演算が頻繁に遂行される場合、システム処理量を顕著
に減少させ得ることにある。

【００２９】この実施形態では平方根演算を示すが、図
２に示された装置は最小限の変更によって、平方根、割
り算、掛け算、三角法機能のような他の算術演算にも適
用され得ることは当業者には周知である。

【００３０】平方根計算は次のように行なわれる。

【数１】

【００３１】割り算計算は次のように行なわれる。

【数２】

【００３２】ここで、X=11101001、Y=Kである場合、新
たなオペランドＸ’が11111011で、Y’=Ｋであると、割
り算演算は２つの演算子Ｘ，Ｙが必要になるのを除いて
は、平方根演算と同一である。もし、新たなオペランド
Ｙ’が以前のオペランドＹと完全に一致すると、前記割
り算は単項演算であるので、割り算はPMPOキャッシュ１
００で遂行することが出来る。

【００３３】掛け算で、Q=X×Yで、X＝11101001 、Y=
K、そして、X’=11111011、Y’=Kであると、部分掛け算
は本発明によるPMPOキャッシュで遂行することが出来
る。図５で、マスキング動作は(X xor X’)、そし
て、X=0000_0000である場合だけ有効とする。図６は、
図２に示された装置を変形したものであって、図２に示
された構成要素と同一の番号を付されたものは同一の動
作を遂行する。逆関数(inversefunction：６１)は部分
オペランドを抽出するためにX’’＝X’−Xを遂行する
ために変形されたものである。

【００３４】以上で、本発明による回路の構成及び動作
を実施の形態と図面とに基づいて説明したが、本発明の
技術的な思想に外れない範囲で、様々な変化及び変更が
可能である。

【００３５】

【発明の効果】本発明によると、算術演算が頻繁に遂行
される場合、システム処理量を顕著に減少させることが
出来る。

【図面の簡単な説明】

【図１】一般的なキャッシュメモリを示す図である。

【図２】本発明の一実施形態による演算装置を示す図で
ある。

【図３】図２に示された装置を利用して、平方根演算を
遂行するための手順を示すフローチャートである。

【図４】図２に示されたキャッシュメモリ内の検出ロジ
ックの入出力データを示すためのテーブルである。

【図５】本発明の一実施形態による入出力データに対す
るマスキング動作を示すためのテーブルである。

【図６】本発明の他の実施形態による演算装置を示す図
である。

【符号の説明】

２１キャッシュタグ２２キャッシュデータ２７プロセスモジュール２９ Q’バッファ４２検出ロジック４３選択及びマスクロジック４５マスクレジスタ４８バッファ６１被平方根分割ユニット６２マルチプレクサ６３マルチプレクサ１００ PMPOキャッシュメモリ

Claims

【特許請求の範囲】

【請求項１】 TAGレジスタ及びキャッシュデータメモ
リを備えたキャッシュ構造を利用した算術演算遂行の方
法において、多数の知られているオペランドを前記TAGレジスタに貯
蔵し、前記各々のオペランドは算術演算から誘導された
結果を有し、前記結果は前記キャッシュデータメモリ内
の該当位置に貯蔵されるステップと、遂行される算術演算に対する新たなオペランドを前記TA
Gレジスタに入力するステップと、前記知られている多数のオペランドと前記新たなオペラ
ンドとを比較するステップと、前記知られているオペランドのうちに前記新たなオペラ
ンドと一致するものがあるか否かを判別し、一致するも
のが存在する場合には、前記新たなオペランドと一致す
るオペランドに対応する結果を前記キャッシュデータメ
モリから出力するステップとを含むことを特徴とするコ
ンピュータ算術演算のための部分一致部分出力キャッシ
ュの算術演算方法。
【請求項２】前記判別ステップで一致するオペランド
が存在しない場合には、前記知られているオペランドと前記新たなオペランドと
が部分的に一致するか否かを判別するステップと、前記知られているオペランドのうちに前記新たなオペラ
ンドと一致する上位ビットを有するオペランドを選択す
るステップと、一番多く一致する上位ビットを有するオペランドに対応
する結果を前記キャッシュデータメモリからアクセスす
るステップと、前記知られているオペランドの一致した上位ビットから
導出されてアクセスされた結果の第１部分を決定するス
テップと、前記第１部分の外にアクセスされた結果の第２部分をマ
スキングするステップと、マスキングされた前記結果を第１部分結果として提供す
るステップとを含むことを特徴とする請求項１に記載の
コンピュータ算術演算のための部分一致部分出力キャッ
シュの算術演算方法。
【請求項３】第２部分結果を発生させるために、一致
する前記上位ビットの外に該当する前記新たなオペラン
ドのビットに対する算術演算を遂行するステップと、前記第１部分結果と前記第２部分結果とを結合して最終
結果を出力するステップとを含むことを特徴とする請求
項２に記載のコンピュータ算術演算のための部分一致部
分出力キャッシュの算術演算方法。
【請求項４】前記算術演算は前記新たなオペランドの
平方根演算であることを特徴とする請求項１に記載のコ
ンピュータ算術演算のための部分一致部分出力キャッシ
ュの算術演算方法。
【請求項５】前記算術演算は割り算であり、前記新た
なオペランドは除数であることを特徴とする請求項１に
記載のコンピュータ算術演算のための部分一致部分出力
キャッシュの算術演算方法。
【請求項６】前記算術演算は掛け算であり、前記新た
なオペランドは被乗数であることを特徴とする請求項１
に記載のコンピュータ算術演算のための部分一致部分出
力キャッシュの算術演算方法。
【請求項７】算術演算を遂行するためのキャッシュ装
置において、各々が算術演算から導出された該当結果を有する、知ら
れている多数のオペランドを貯蔵するためのタグレジス
タと、前記知られているオペランドに対応する結果を貯蔵する
ためのキャッシュデータメモリと、遂行される算術演算のための新たなオペランドを前記知
られている多数のオペランドと比較するための、前記タ
グレジスタ内に備えられた比較ロジックとを含み、前記知られているオペランドのうちの１つが前記新たな
オペランドと一致すると、前記キャッシュデータメモリ
が前記新たなオペランドと一致する、前記知られている
オペランドに対応する結果を出力することを特徴とする
コンピュータ算術演算のための部分一致部分出力キャッ
シュ装置。
【請求項８】前記キャッシュ装置が、共通ロジックレベルを有するデータグループを検出し、
前記新たなオペランドの上位ビットと一致する一番多い
数の上位ビットを有する、知られているオペランドを検
出するためのロジックグループ検出器と、一番多く一致する上位ビットを有する、知られているオ
ペランドに対応する結果を部分的にマスキングし、前記
知られているオペランドの一致された上位ビットから導
出された該当結果の第１部分を通過させ、前記第１部分
を除いた前記該当結果の第２部分をマスキングするため
のマスキングロジックと、算術ユニットで、前記該当結果の前記第１部分をマルチ
プレクシングするためのマルチプレクサとを含むことを
特徴とする請求項７に記載のコンピュータ算術演算のた
めの部分一致部分出力キャッシュ装置。
【請求項９】前記キャッシュ装置は第２マルチプレク
サを含み、前記演算ユニットは第２部分結果を発生させるために、
前記一致された上位ビットを除いた前記新たなオペラン
ドのビットに対する算術演算を遂行し、前記第２マルチ
プレクサは前記第２部分結果を前記演算ユニットでマル
チプレクシングし、前記第２部分結果は前記第１部分結
果と結合して最終結果を形成することを特徴とする請求
項８に記載のコンピュータ算術演算のための部分一致部
分出力キャッシュ装置。