JPH0559451B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に情報処理装
置における連続す命令の高速処理に関する。

〔従来の技術〕

従来、この種の情報処理装置においては、各命
令はいくつかのマイクロプログラムステツプを共
有化することはあつても、論理的かつ時間的に独
立したマイクロプログラムルーチンで処理されて
いた。すなわち、連続する命令の組合せによつて
マイクロプログラム処理の内容を変えることはな
かつた。

したがつて、従来の情報処理装置では、先行す
る命令（以下、単に先行命令と称する）のマイク
ロプログラムの実行が完了した後に、この先行命
令の直後に後続する命令（以下、単に後続命令と
称する）のマイクロプログラムの実行に入つてい
た。

〔発明が解決しようとする問題点〕

上述した従来の情報処理装置では、例えば、先
行命令の書込み動作のデステイネーシヨン（書出
し位置）と後続命令の読出し動作のソース（読出
し位置）とが一致する場合には、先行命令の演算
結果をデステイネーシヨンに格納する処理と後続
命令の処理とを一括処理できる（先行命令のデス
テイネーシヨンへの書込み動作と後続命令のソー
スからの読出し動作とを合成して無駄な書込みお
よび読出しを省略することができる）にもかかわ
らず、先行命令と後続命令とをシーケンスシヤル
に実行しなければならないという欠点がある。

本発明の目的は、上述の点に鑑み、先行命令と
後続命令とが特定の関係にあり、かつ先行命令の
書込み動作のデステイネーシヨンと後続命令の読
出し動作のソースとが一致するときに、先行命令
の処理を中断して先行命令の演算結果をデステイ
ネーシヨンに格納する処理と後続命令の処理とを
一括処理することにより、演算処理を高速化する
ようにした情報処理装置を提供することにある。

〔問題点を解決するための手段〕

本発明の情報処理装置は、各命令について、後
続命令を指定する後続命令指定フイールドおよび
後続命令の起動を指示する起動指示フイールドを
含み命令を処理する第１のマイクロプログラム
と、先行命令の演算結果をデステイネーシヨンに
格納する処理を後続命令の処理とを一括処理する
第２のマイクロプログラムとを格納する制御メモ
リと、実行中の命令のデステイネーシヨンと後続
命令のソースとの一致を検出する命令関係検出回
路と、実行中の命令の第１のマイクロプログラム
に含まれる後続命令指定フイールドの内容と後続
命令の第１のマイクロプログラムの先頭アドレス
とを比較して実行中の命令が指定する後続命令が
実行中の命令の直後に続いていることを識別する
命令識別回路と、メモリ内の命令に応じて前記制
御メモリから対応する第１のマイクロプログラム
を読み出して実行し、前記命令識別回路が実行中
の命令でデステイネーシヨンと後続命令のソース
との一致を検出し、かつ前記命令関係検出回路が
実行中の命令が指定する後続命令が実行中の命令
の直後に続いていることを識別したときに、実行
中の命令の第１のマイクロプログラムの起動指示
フイールドが後続命令の第２のマイクロプログラ
ムの起動を指示していれば、実行中の命令の第１
のマイクロプログラムの処理を中断して後続命令
の第２のマイクロプログラムを起動させる制御回
路とを含む。

〔作用〕

本発明の情報処理装置では、制御メモリが各命
令について、後続命令を指定する後続命令指定フ
イールドおよび後続命令の起動を指示する起動指
示フイールドを含み命令を処理する第１のマイク
ロプログラムと、先行命令の演算結果をデステイ
ネーシヨンに格納する処理と後続命令の処理とを
一括処理する第２のマイクロプログラムとを格納
し、命令関係検出回路が実行中の命令のデステイ
ネーシヨンと後続命令のソースとの一致を検出
し、命令識別回路が実行中の命令の第１のマイク
ロプログラムに含まれる後続命令指定フイールド
の内容と後続命令の第１のマイクロプログラムの
先頭アドレスとを比較して実行中の命令が指定す
る後続命令が実行中の命令の直後に続いているこ
とを識別し、制御回路がメモリ内の命令に応じて
制御メモリから対応する第１のマイクロプログラ
ムを読み出して実行し、命令識別回路が実行中の
命令のデステイネーシヨンと後続命令のソースと
の一致を検出し、かつ命令関係検出回路が実行中
の命令が指定する後続命令が実行中の命令の直後
に続いていることを識別したときに、実行中の命
令の第１のマイクロプログラムの起動指示フイー
ルドが後続命令の第２のマイクロプログラムの起
動を指示していれば、実行中の命令の第１のマイ
クロプログラムの処理を中断して後続命令の第２
のマイクロプログラムを起動させる。

〔実施例〕

次に、本発明については図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロツク図で
ある。本実施例の情報処理装置は、先行制御回路
１と、命令関係検出回路２と、命令識別回路３
と、制御メモリアドレス制御回路４と、制御メモ
リ回路５と、制御回路６と、演算回路７と、メモ
リ８と、汎用レジスタ９とから、その主要部が構
成されている。

先行制御回路１は、メモリ８から命令語を順次
読み出し、読み出した命令語内のデイステイネー
シヨンフイールドとソースフイールドとの値を命
令関係検出回路２内のデイステイネーシヨンバツ
フア２１とソースバツフア２２とにそれぞれ供給
する。また、先行制御回路１は、各命令語を処理
する制御メモリ５１内のマイクロプログラムの先
頭アドレスを命令識別回路３内のマイクロプログ
ラム先頭アドレスバツフア３１に供給する。

命令関係検出回路２は、デイステイネーシヨン
バツフア２１と、ソースバツフア２２と、デイス
テイネーシヨンバツフア２１の読出しレジスタ２
３と、読出しレジスタ２３の出力とソースバツフ
ア２２の出力とを比較する比較回路２４とを有す
る。

デイステイネーシヨンバツフア２１は、先行制
御回路１から供給されるデイステイネーシヨンを
記憶保持し、その出力ラインには制御メモリ５１
内の第１のマイクロプログラムによつて現在実行
中の命令の直後の後続命令のデイステイネーシヨ
ンが出力される。現在実行中の命令の処理が終了
し後続命令が起動されたときには、後続命令のデ
イステイネーシヨンが読出しレジスタ２３に取り
込まれるとともに、デイステイネーシヨンバツフ
ア２１の出力ラインには後続命令のさらに次の命
令のデイステイネーシヨンが出力される。

ソースバツフア２２は、先行制御回路１から供
給されるソースを記憶保持し、その出力ラインに
はデイステイネーシヨンバツフア２１と同様に現
在実行中の命令の直後の後続命令のソースが出力
される。現在実行中の命令の処理が終わつて後続
命令が起動されたときには、ソースバツフア２２
の出力ラインには後続命令のさらに次の命令のソ
ースが出力される。

比較回路２４は、読出しレジスタ２３の内容と
ソースバツフア２２の出力との一致を検出する。
すなわち、現在実行中の命令のデイステイネーシ
ヨンと後続命令のソースとの一致を検出する。も
し両者が一致していれば、現在実行中の命令の演
算結果を後続命令が使用することを意味する。

命令識別回路３は、マイクロプログラム先頭ア
ドレスバツフア３１と、比較回路３２とを有す
る。

マイクロプログラム先頭アドレスバツフア３１
は、先行制御回路１から供給される各命令語を処
理する制御メモリ５１内の第１のマイクロプログ
ラムの先頭アドレスを記憶保持し、マイクロプロ
グラム先頭アドレスバツフア３１の出力ラインに
は現在実行中の命令の直後の後続命令の第１のマ
イクロプログラムの先頭アドレスが出力されてい
る。

比較回路３２は、マイクロプログラム先頭アド
レスバツフア３１の出力、すなわち現在実行中の
命令の直後の後続命令の第１のマイクロプログラ
ムの先頭アドレスと現在実行中の命令の第１のマ
イクロプログラムに含まれてる後続命令指定フイ
ールドで指示される後続命令の第１のマイクロプ
ログラムの先頭アドレスとの一致を検出する。

制御メモリアドレス制御回路４は、アドレス修
飾回路４１と、アドレスレジスタ４２とを有し、
制御メモリ５１に格納されているマイクロプログ
ラムのアドレスを指定する。

アドレスレジスタ４２には、命令起動時のマイ
クロプログラムの先頭アドレスとして制御回路６
の指示に応じてマイクロプログラム先頭アドレス
バツフア３１の出力またはこの出力をアドレス修
飾回路４１によつて修飾変更したものがセツトさ
れる。

なお、本実施例の情報処理装置においては、各
命令の第１のマイクロプログラムの先頭アドレス
は偶数値に決められており、アドレス修飾回路４
１はマイクロプログラム先頭アドレスバツフア３
１の出力の最下位ビツトを反転して奇数値にし各
命令の第２のマイクロプログラムの先頭アドレス
にする機能を有する。

１つの命令を処理する第１のマイクロプログラ
ムが起動されてから次の命令が起動されるまで
は、制御回路６の指示により周知の方法でアドレ
スレジスタ４２が更新され、それに対応する第１
のマイクロプログラムが制御メモリ５１から読み
出されて実行される。

制御メモリ５１には、各命令を個別に実行処理
する偶数番地から始める第１のマイクロプログラ
ムと、アドレス修飾回路４１によつて奇数値に修
飾されたアドレスで始まる、先行命令の演算結果
をデステイネーシヨンに格納する処理と後続命令
の処理とを一括処理する（先行命令のデステイネ
ーシヨンへの書込み動作と後続命令のソースから
の読出し動作とを合成して無駄な書込みおよび読
出しを省略する）第２のマイクロプログラムとが
格納されている。

制御メモリ５１内の各命令の第１および第２の
マイクロプログラムは、読出しレジスタ５２に読
み出され、この内容に従つて演算回路７をはじめ
とする各部が制御される。

現在実行中の命令の第１のマイクロプログラム
の途中において直後の後続命令の種類や命令関係
の依存性によつては先行命令の演算結果をデステ
イネーシヨンに格納する処理が後続命令の処理と
一括処理可能なときに後続命令の第２のマイクロ
プログラムを起動するために、第１のマイクロプ
ログラムには後続命令の第１のマイクロプログラ
ムの先頭アドレスで表現された後続命令の種類を
指示する後続命令指定フイールドが設けられ、こ
の後続命令指定フイールドが命令識別回路３内の
比較回路３２によつて後続命令の第１のマイクロ
プログラムの先頭アドレスと比較される。

一方、命令関係検出回路２においては、現在実
行中の命令の演算結果のデステイネーシヨンと直
後の後続命令のオペランドのソースとが比較され
る。実行中の命令の第１のマイクロプログラムに
含まれる起動指示フイールドで後続命令の第２の
マイクロプログラムの起動指示が出たときには、
比較回路２４および３２における２つの比較結果
がともに一致していれば制御回路６の指示により
現在実行中の命令の演算結果をデステイネーシヨ
ンに格納する処理と後続命令の処理とを一括処理
する後続命令の第２のマイクロプログラムが起動
される。比較回路２４および３２における２つの
比較結果が１つでも一致していなければ、後続命
令の第２のマイクロプログラムは起動されず、現
在実行中の命令の第１のマイクロプログラムの実
行を継続してその処理が終了した時点で後続命令
の第１のマイクロプログラムが起動される。

演算回路７は、読出しレジスタ７１および７２
と、セレクタ７３と、12ビツト×32ビツト幅の乗
算器７４と、64ビツトのシフタ７５と、64ビツト
幅の加算器７６と、結果レジスタ７７とを含んで
構成されている。この演算回路７は、読出しレジ
スタ５２に読み出されたマイクロプログラムによ
つて制御される。

32ビツト×32ビツトの固定小数点の乗算命令を
実行する場合、乗数と被乗数とが読出しレジスタ
７１と７２とにそれぞれ読み出され、読出しレジ
スタ７１に読み出された乗数はセレクタ７３によ
つて３分割されて３回にわたり乗算器７４に入力
され、そのたびにその部分積が結果レジスタ７７
に取り込まれ、それがシフタ７５を介して次の部
分積に加算器７６によつて加算される。

結果レジスタ７７に得られた最終結果は、汎用
レジスタ９あるいはメモリ８に格納される。

次に、このように構成された本実施例の情報処
理装置の動作について説明する。なお、ここでは
第２図ａに示す命令語列を実行する場合を例にと
つて具体的に説明する。

第２図ａに示す命令語列は、汎用レジスタＧ１
とＧ２との内容を乗算し、その結果をメモリ８に
格納するものである。

第２図ｂには、MLT命令（乗算命令）を実行
中に後続のSTORE命令（格納命令）の第２のマ
イクロプログラムを起動すべく、そのマイクロプ
ログラム語が制御メモリ５１の読出しレジスタ５
２に読み出されたときの各部の状態が示されてい
る。

デイステイネーシヨンバツフア２１、ソースバ
ツフア２２およびマイクロプログラム先頭アドレ
スバツフア３１には、それぞれ後続のSTORE命
令のデステイネーシヨンＧ１、ソースＧ２および
“0100”（“ ”は16進数であることを示す。以下
同様）が出力されている。デイステイネーシヨン
バツフア２１の読出しレジスタ２３には、現在実
行中のMLT命令のデイステイネーシヨンＧ１が
入つている。したがつて、比較回路２４は一致信
号を出力する。

一方、読出しレジスタ５２に格納されている現
在実行中のMLT命令の第１のマイクロプログラ
ムに含まれる後続命令指定フイールドには、
STORE命令を表わす“0200”が入つており、比
較回路３２も一致信号を出力する。読出しレジス
タ５２内の現在実行中のMLT命令の第１のマイ
クロプログラムに含まれる起動指示フイールドに
は、STORE命令の第２のマイクロプログラムの
起動コマンドが入つており、これが制御回路６内
のデコーダ６ａでデコードされ、２つの比較回路
２４および３２の出力とアンド回路６ｂで論理積
がとられ、STORE命令の真の第２のマイクロプ
ログラムの起動指示信号となる。

STORE命令の真の第２のマイクロプログラム
の起動指示信号が出力されると、制御メモリ５１
のアドレスレジスタ４２には後続のSTORE命令
の第１のマイクロプログラムの先頭アドレス
“0200”の最下位ビツトを反転した値“0201”が
セツトされ、“0201”番地から始めるSTORE命
令の第２のマイクロプログラムが起動される。こ
のSTORE命令の第２のマイクロプログラムによ
つて直前のMLT命令の演算結果が汎用レジスタ
Ｇ１に格納されるとともにメモリ８に格納され
る。

第３図に第２図ａに示した命令語列を本実施例
の情報処理装置で実行したときのタイムチヤート
を示す。第１マシンサイクルでMLT命令を実行
する第１のマイクロプログラムの先頭アドレス
“0100”がアドレスレジスタ４２に入り、MLT命
令の第１のマイクロプログラムが起動される。こ
の起動されたMLT命令の第１のマイクロプログ
ラムは、順次汎用レジスタＧ１およびＧ２からオ
ペランドを読み出して乗算処理を実行していく
が、処理の途中である第３マシンサイクルで後続
のSTORE命令の第２のマイクロプログラムの起
動指示を発行する。すると、第４マシンサイクル
で先頭アドレスが“0201”であるSTORE命令の
第２のマイクロプログラムが起動され、先行する
MLT命令の演算結果の結果レジスタ７７への取
込みと汎用レジスタ９およびメモリ８への書込み
とが行われる。

参考として、第２図ａに示した命令語列を本実
施例の情報処理装置を使わずにMLT命令と
STORE命令とを個別に実行したときのタイムチ
ヤートを第４図に示す。

第３図のタイムチヤートと第４図のタイムチヤ
ートとを比較すると明らかなように、本実施例の
情報処置装置における処理では先行するMLT命
令の演算結果をデステイネーシヨンに格納する処
理と後続のSTORE命令の処理とを一括処理する
分だけ処理時間が短くなつている。

なお、第１図に示した実施例の情報処理装置で
は、現在実行中の命令のデイステイネーシヨンと
後続命令の１つのソースとの比較しか行つていな
いが、通常の２つのオペランドを持つ演算命令で
はそのデイステイネーシヨンはソースでもあるの
で、命令関係検出回路２としては第５図に示すよ
うな回路がより好ましい。この命令関係検出回路
では、現在実行中の命令デイステイネーシヨンと
後続命令の２つのソース（一方はデイステイネー
シヨンバツフア２１内にある）を２つの比較回路
２４１および２４２で比較し、それらの比較結果
により後続命令の第２のマイクロプログラムの先
頭アドレスを決定する。

〔発明の効果〕

以上説明したように本発明は、連続する命令に
ついて先行命令の演算結果をデステイネーシヨン
に格納する処理と後続命令の処理とが一括処理で
きるときにはこれらを後続命令の第２のマイクロ
プログラムによつて実行することにより、演算処
理の高速化を図ることができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツク図、第２
図ａは第１図に示した情報処置装置の動作を説明
のための命令語列を示す図、第２図ｂは第１図に
示した情報処理装置において第２図ａに示した命
令語列を実行したときの各部の状態値を示す図、
第３図は第１図に示した情報処置装置の動作の一
例を示すタイムチヤート、第４図は従来の情報処
理装置の動作の一例を示すタイムチヤート、第５
図は第１図中に示した命令関係検出回路のより好
ましい一例を示す図である。 図において、１……先行制御回路、２……命令
関係検出回路、３……命令識別回路、４……制御
メモリアドレス制御回路、５……制御メモリ回
路、６……制御回路、７……演算回路、８……メ
モリ、９……汎用レジスタである。

Claims (1)

1. 【特許請求の範囲】 １ 各命令について、後続命令を指定する後続命
   令指定フイールドおよび高速命令の起動を指示す
   る起動指示フイールドを含み命令を処理する第１
   のマイクロプログラムと、先行命令の演算結果を
   デステイネーシヨンに格納する処理を後続命令の
   処理とを一括処理する第２のマイクロプログラム
   とを格納する制御メモリと、 実行中の命令のデステイネーシヨンと後続命令
   のソースとの一致を検出する命令関係検出回路
   と、 実行中の命令の第１のマイクロプログラムに含
   まれる後続命令指定フイールドの内容と後続命令
   の第１のマイクロプログラムの先頭アドレスとを
   比較して実行中の命令が指定する後続命令が実行
   中の命令の直後に続いていることを識別する命令
   識別回路と、 メモリ内の命令に応じて前記制御メモリから対
   応する第１のマイクロプログラムを読み出して実
   行し、前記命令識別回路が実行中の命令のデステ
   イネーシヨンと後続命令のソースとの一致を検出
   し、かつ前記命令関係検出回路が実行中の命令が
   指定する後続命令が実行中の命令の直後に続いて
   いることを識別したときに、実行中の命令の第１
   のマイクロプログラムの起動指定フイールドが後
   続命令の第２のマイクロプログラムの起動を指示
   していれば、実行中の命令の第１のマイクロプロ
   グラムの処理を中断して後続命令の第２のマイク
   ロプログラムを起動させる制御回路と、 を含むことを特徴とする情報処理装置。