JPS6116114B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は例えば複数の第１オペランドと複数の
第２オペランドの対応するオペランド同士を演算
するベクトル演算処理装置における命令制御装置
に関し、特に命令制御装置の命令パイプラインも
演算器を管理する部分を複数段にすることにより
演算器を効率よく演算動作を行なわせるようにし
た命令制御装置に関するものである。

汎用計算機では、１エレメントのデータをメモ
リ上から中央処理装置内のレジスタへロードした
り、またレジスタ上の１エレメントよりなる第２
入力オペランドと１エレメントよりなる第３入力
オペランドとの間に演算を施し、１エレメントよ
りなる結果オペランドを得る。そしてこのような
制御を行なう命令はスカラ命令といわれる１命令
で単数のエレメント処理を行なう命令である。

しかしながらベクトル演算装置では、１命令に
より複数のエレメントを処理するベクトル命令に
より制御されるものである。例えばロード命令で
は、第１図に示す如く、主記憶装置１上の複数の
データa₁，a₂，a₃……ａ_oおよびb₁，b₂，b₃……ｂ
_oを命令制御装置４の命令にもとずき、記憶制御
部３、主記憶制御装置２を経由してベクトル・レ
ジスタ５にロードし、例えば次の加算命令によつ
て演算処理部６においてこれらのデータを加算さ
せてＡ＋Ｂ＝Ｃすなわちa₁＋b₁＝c₁、a₂＋b₂＝c₂
……ａ_o＋ｂ_o＝ｃ_oという加算を行なわせ、この
結果得られた複数の加算結果c₁，c₂，c₃……ｃ_o
をベクトル・レジスタ５にセツトしたのちに主記
憶装置１に格納するような処理が行なわれる。こ
の場合１つの加算命令により上記a₁＋b₁＝c₁、a₂
＋b₂＝c₂……ａ_o＋ｂ_o＝ｃ_oという複数の演算が順
次行なわれるものである。

このような演算を行なう場合に、ベクトル演算
装置の如き高速計算機の分野では命令をパイプラ
イン処理することが一般に行なわれている。例え
ば１つの命令処理は、第２図に示す如く、命令
語の取出し（Fetch）、その解読（Decode）、
命令実行（Execute）の３段階に分けることがで
きる。そしてこのような命令処理を１命令ずつ処
理せずに、先行の命令が命令実行を行なつている
とき次の命令は命令の解読を行なつており、さら
に後続する命令は命令語の取出を行なう。すなわ
ち、第３図に示す如く、先行の命令V₁が命令実
行(E)を行なつているとき次の命令V₂は命令解読
(D)を行ない、さらに次の命令V₃は命令語取出(F)
を行なうというように、各段階を同時に処理する
パイプライン処理方式により処理されている。こ
のとき命令実行のために複数サイクルを必要とす
るものであるが、一般に演算処理部はパイプライ
ン構造ではなく１命令実行に際してアダーやシフ
ターを複数回使用して１つのスカラ命令、つまり
１エレメントづつの処理を行なうようになつてい
る。したがつて１つの先行命令が命令実行(E)を終
了するまで次の命令に対する命令実行を行なうこ
とができなかつた。

ところが演算速度の高速化があまり要求されな
い場合には、上記の如き方式でもあまり問題はな
いが、ベクトル命令を超高速度で処理する場合に
は、演算処理部をパイプライン構造にし、先行の
エレメントの演算処理が完了する前に後続のエレ
メントを投入し、その演算処理を開始する必要が
ある。

例えば加算を行なう場合、演算処理部における
命令実行は、データの読出し（Read）、両オ
ペランドの指数比較（Compare）、指数を合わ
せるためのシフト（Aligment）、加算
（Add）、演算後正規化のためのシフト（Post
Shift）、データの書込み（Write）の６段階に
分けられる。ここで上記およびではシフタを
使用する必要がある。汎用計算機では同じシフタ
を使用しているが、これでは演算速度が遅くなる
ので、ベクトル命令を超高速に処理するためには
当然演算処理部をパイプライン構造にし、このた
めに上記およびのためにそれぞれ別のシフタ
が設けられることになる。したがつて、複数のエ
レメントを１つの命令で処理するベクトル命令を
パイプライン演算器で処理すると、第４図イに示
す如く、一番先行のエレメントe₁に関して最終段
階である書込処理が行なわれるとき次のエレメン
トe₂はポストシフト処理が行なわれ、エレメント
e₃については加算処理が行なわれ、エレメントe₄
についてはアライメント処理が行なわれ、エレメ
ントe₅については指数比較処理が行なわれ、そし
てエレメントe₆については読出処理が行なわれ、
このような各処理がエレメントｅ_oについて順次
行なわれる。そしてその結果、ベクトル命令で加
算を行なう場合には、１命令について第４図ロの
如き、平行四辺形で表示されるような処理が遂行
されることになる。

また第１図に示すベクトル・レジスタ５に主記
憶装置１からデータをロードするロード命令のと
きは記憶制御部３において加算命令と同様のパイ
プライン処理が行なわれる。

しかしながらこのようなパイプライン構造を具
備した演算処理部で、ベクトル命令V₁，V₂（例
えばいずれも加算命令とする）を連続的に処理す
る場合、命令制御装置における命令、制御パイプ
ライン構造では、第５図に示すような状態でこれ
らのベクトル命令V₁，V₂に対する処理が行なわ
れる。

いま、命令制御装置では命令V₁により命令語
の読出しF₁が行なわれ、それの解読D₁が行なわ
れるとき命令V₂により命令語の読出しF₂が行な
われる。そして演算処理部で命令V₁の命令実行
E₁が行なわれるとき命令制御装置では命令V₂に
おける命令語の解読D₂が行なわれる。しかるに
この命令実行E₁は、第５図に示す如く、時間t₂に
おいて最後のエレメントe₈に対する書込処理が行
なわれたときに終了し、それから命令V₂に対す
る命令実行E₂が行なわれる。それ故、演算処理
部で命令V₁において最後のエレメントe₈に対する
データ読出し処理が終つた時刻t₁から命令V₂にお
いて最初のエレメントc₁′に対するデータ読出し
処理が始まる時刻t₂までのt₂−t₁＝t₀の期間はこの
データ読出し処理回路は、ジヨブの遂行が可能で
あるにもかかわらず命令制御装置から何もジヨブ
が与えられない、いわゆる遊び期間となる。同様
にして指数比較処理、アライメント処理、加算処
理、ポストシフト処理、および書込処理の各回路
にもそれぞれ期間t₀だけの遊び期間が存在し、そ
の結果、第５図において斜線部Ｌで示す如き遊び
期間が存在することになる。このように命令制御
装置のパイプライン構造上の制御により、演算処
理部で命令V₁に対する読出しの段階があけば命
令V₂に対する読出し処理を行なうことができる
にもかかわらずこれを行なうことができず、この
結果上記遊び期間を生ずる欠点があり高速処理上
問題となる。

それ故、第６図に示す如く、命令パイプライン
の、命令実行段階を、例えば２分割してデータ読
出し段階とその後の段階に分けて管理することが
考えられる。この場合には、命令制御装置に第１
命令実行レジスタと第２命令実行レジスタを設
け、命令V₁については最初第１命令実行レジス
タにセツトされた命令により制御を行ない、命令
V₁においてすべてのエレメントに対する読出し
処理が終了した時刻T₁において第２命令実行レ
ジスタに命令をセツトして、該第２命令実行レジ
スタにセツトした命令にもとづき時刻T₂までの
書込み処理を管理するようにすることになる。し
かしながらこの場合、最初のエレメントに対する
書込み処理の開始される時刻T₀から上記時刻T₁
までの期間は、第１命令実行レジスタにおいて読
出し処理に対する制御を管理しなければならず、
このために制御が複雑になるという他の問題があ
る。

したがつて本発明は上記問題を解決するために
命令制御装置におけるパイプライン構造のうち、
演算実行ステージを複数のステージに分割してそ
の演算実行を処理できるようにした命令制御装置
を提供することを目的とするものであつて、この
ために本発明における命令制御装置では、パイプ
ライン構造を有する演算処理部等の演算処理手段
または記憶制御部等の記憶データ処理手段と上記
演算処理手段または記憶データ処理手段に対して
演算処理を制御する命令制御装置を具備しベクト
ル命令を処理するデータ処理装置において、該命
令制御装置の演算実行命令情報を保持するステー
ジ・レジスタ、ステージ設定回路、命令デコーダ
等を具備する演算実行ステージに演算実行命令情
報を保持する複数の演算実行命令保持手段を設け
ることによりこの演算実行ステージに分割し、か
つ上記演算実行命令保持手段が同一命令に対する
命令情報をオーバーラツプして保持することがで
きるように構成したことを特徴とする。

以下本発明の一実施例を第７図および第８図に
もとづき説明する。

第７図は本発明の一実施例構成を示し、第８図
はその動作説明図である。

図中７はERステージ設定回路、８はERステー
ジレジスタ、９はEWステージ設定回路、１０は
EWステージレジスタ、１１はデコーダ、１２は
第１カウンタ、１３はライト・タイミング計数回
路、１４は第１初期設定回路、１５は第２カウン
タ、１６はエレメント数計数回路、１７は第２初
期設定回路、１８は第３カウンタ、１９はエレメ
ト数計数回路、２０は第３初期設定回路、２１は
デコーダである。

ERステージ・レジスタ７およびEWステー
ジ・レジスタ１０は、それぞれ、演算実行命令を
保持するステージ・レジスタであり、演算実行命
令保持手段を提供する。

ERステージ設定回路７は、演算処理部に対し
て命令を伝達したときに読出し処理の実行が可能
かどうか判断し、読出し処理可能であるときにデ
コーダより命令を受取つてこれをERステージレ
ジスタ８に伝達したり、該ERステージレジスタ
８にセツトした命令を保持する必要がなくなつた
ときにはこれを消去したり次の新らしい命令を受
理するような制御を行なうものである。

EWステージ設定回路９はERステージレジス
タ８からEWステージレジスタ１０に対して命令
をセツトしたり、またEWステージレジスタ１０
にセツトした命令を保持する必要がなくなつたと
きにはこれを消去したり次の命令を受理するよう
な制御を行なうものである。

第１カウンタ１２はEWステージレジスタ１０
に命令をセツトするためのタイミング信号を発生
するためのカウンタであつて、ライト・タイミン
グ計数回路１３および第１初期設定回路１４を備
えている。

第２カウンタ１５はERスタージレジスタ８に
すでにセツトしている命令を消去したりあるいは
次の命令をセツトするためのカウンタであつて、
エレメント数計数回路１６および第２初期設定回
路１７を備えている。

第３カウンタ１８はEWステージレジスタ１０
にすでにセツトしている命令を消去したりあるい
は次の命令をセツトするためのカウンタであつ
て、エレメント数計数回路１９および第３初期設
定回路２０を備えている。

いま、第８図に示す如く命令V₁およびV₂を実
行する場合、命令制御装置に命令V₁が伝達され
る。これにより命令制御装置はまず命令フエツチ
F₁を行ない次いでこれをデコードD₁する。そし
て時刻t₀′でERステージ設定回路７が、演算処理
部に上記デコードD₁にもとづく命令が実行でき
ると判断したとき、ERステージレジスタ８にデ
コーダより伝達された命令をセツトする。

このERステージレジスタ８にセツトされた命
令はさらにデコーダ１１によりデコードされる。
これにもとずきデコーダ１１は起動信号を発生し
てこれを演算処理部に印加するとともに、ベクト
ルレジスタにセツトされているエレメントを読出
す命令であるリードレジスタ制御信号を印加す
る。これにより演算処理部はベクトルレジスタに
セツトされているエレメントe₁，e₂，e₃……を読
出し、（e₁はa₁とb₁，e₂はa₂とb₂……）、これらの
両オペランドの指数を比較し、指数合わせのため
のシフトを行ない、それから加算し、加算後正規
化のためのシフトを行なう。またデコーダ１１か
ら発生された上記起動信号はライト・タイミング
計数回路１３にも伝達され計数動作が開始され
る。そしてエレメントe₁に対する読出し、両オペ
ランドの指数比較……という処理ステツプが一段
階ずつ進行するたびにライト・タイミング計数回
路１３は第１初期設定回路１４にセツトされてい
る初期設定値を−１する。このとき、第１初期設
定回路には、各エレメントに対する処理ステツプ
数である６がセツトされており、ライト段階が開
始される時刻t₁′にこの第１初期設定回路は０に
なる。そしてこの状態がEWステージ設定回路９
に報告されるので、該EWステージ設定回路９は
ERステージレジスタ８にセツトされた命令を
EWステージレジスタ１０にセツトし、デコーダ
２１でそのライト部分がデコードされ、ベクトル
レジスタに演算結果をライトする命令であるライ
トレジスタ制御信号を発生する。演算処理部では
これにもとづき時刻t₁′以降にライト段階の処理
が遂行されることになる。

一方デコーダ１１から発生された上記起動信号
は第２カウンタ１５のエレメント数計数回路１６
にも印加される。このとき、エレメント数計数回
路１６は、演算処理部におけるエレメントe₁，e₂
……を順次読出す読出し時間毎に計数信号を発生
し、第２初期設定回路１７にセツトされた初期設
定置を−１する。このとき第２初期設定回路には
処理すべきエレメント数が初期設定されているの
で、ベクトルレジスタから必要とするエレメント
が全部読出される時刻t₂′において第２初期設定
回路１７は０になり、これがエレメント数計数回
路１６を経由してERステージ設定回路７に伝達
される。これによりERステージ設定回路７は、
今度はデコーダを経由して伝達されている命令
V₂による命令をERステージレジスタ８にセツト
し、これにもとづく読出段階処理が開始されるこ
とになる。

また上記時刻t₁′から開始されたライト段階の
処理は時刻t₃′で終了するが、この終了時刻t₃は第
２カウンタ１５における制御動作と同様に動作す
る。第３カウタ１８により検出される。第３初期
設定回路２０には勿論処理すべきエレメント数が
初期設定され、各エレメントに対する演算結果が
ベクトルレジスタの所定領域に書込まれる時間毎
にエレメント数計数回路１９が計数信号を発生し
て初期設定値を−１する。そしてすべての演算結
果がセツトされた時刻t₃′において命令V₁に対す
る実行処理は終了し、EWステージ設定回路９は
命令V₂に対するライト段階の処理を開始するこ
とになる。

この命令V₁の処理について、時刻t₁′からt₂′ま
での間では、ERステージレジスタ８およびEW
ステージレジスタ１０には同一の命令がセツトさ
れている。この結果、第５図に示したような、命
令制御装置のパイプライン構造上の制限により演
算処理部で命令V₁に対する読出しの段階が終れ
ば命令V₂に対する読出しが行なうことができず
に、斜線部Ｌで示す如き遊び期間が生ずるという
ようなことをなくすことができ、演算処理部を有
効に使用して高速処理を行なうことができる。さ
らにERステージレジスタ８にセツトされた命令
をデコードする場合、演算処理部に対しエレメン
トの読出を指令するリード信号部分のみをデコー
ドすればよく、またEWステージレジスタ１０で
は同様に演算処理部に対して演算結果の書込みを
指令するライト信号部分のみをデコードすればよ
いので、そのデコード及び制御が非常に簡単にな
る。

なお、処理すべきエレメント数が少ない場合に
は、読出段階が終つてもライト段階がまだ開始さ
れないような場合がある。このようなときには、 命令パイプラインのERステージを終らせな
いで引き延ばす、 EWステージに早目に命令情報を移す、 別の移行期間を管理するトランスミツト・ス
テージを設ける、 等の３つの方法がある。これらについて第９図に
もとづきエレメント数３の場合について説明す
る。

第９図イに示す如く、命令V₁のERステージ
は時刻t₀″からt₁″までに実行できるものである
が、EWステージレジスタに対して時刻t₂″にお
いて命令情報、つまりERステージレジスタの
内容を転送する。そして時刻t₂″からt₃″までに
命令V₁に関するライト処理が終了する。一方
命令V₂については時刻t₂″でリード段階が開始
され、時刻t₃″で終了するがEWステージレジス
タに対しては時刻t₄″において命令情報を転送
するので命令V₂に対する処理は時刻t₅″で終了
する。

第９図ロに示す如く、命令V₁のERステージ
は時刻t₀″からt₁″までに実行されるので、時刻
t₁″でEWステージレジスタに命令情報を転送す
る。これによりERステージレジスタは命令V₂
に対する転送命令つまりER₂を受けることがで
きる。この場合、上記命令V₁のERステージ
で、ライト段階が開始されるのは時刻t₂″であ
るので、このt₁″乃至t₂″までの時間はカウンタ
等で正確に判断することができる。しかし時刻
t₂″において命令V₂に対するリード段階が終了
しても、このときEWレジスタには命令V₁の命
令情報がセツトされライト段階を実行中のた
め、その終了する時刻t₃″において、命令V₂に
対するライト段階を開始することができる。そ
れ故、もし命令V₃が続いて伝達されたとして
も、この命令V₃は時刻t₃″においてERステージ
レジスタにセツトされ、そのリード段階が開始
されることになる。

第９図ロの場合には、命令V₁のライト段階
が終了しないうちに命令V₂のリード段階が終
了しても、この命令V₂の命令を次のステージ
に伝達することができない。これを改善するた
めに、ERステージレジスタとEWステージ設
定回路との中間に、ETステージ（Ｅ−
Transmitステージ）設定回路およびETステー
ジレジスタを設ける。そして、第９図ハに示す
如く、命令V₁のリード段階が終了した時刻
t₁″にERステージレジスタの命令情報をETス
テージレジスタに転送し、命令V₁をライト段
階に転送する迄の待合せを行なわせる。そして
時刻t₂″においてEWステージレジスタにETス
テージレジスタから命令情報を転送させ、ライ
ト段階をこのEWステージレジスタにセツトさ
れた命令情報で管理する。このように構成すれ
ば命令V₁，V₂，V₃……を遊びの期間なく連続
的に処理することができる。勿論、このETス
テージは、必要に応じてET₁，ET₂，T₃……再
分割すればさらに少ないエレメントデータを管
理することができる。最大演算処理部における
段階に応じたステージ設定回路およびステージ
レジスタを設ければどのような場合でも連続的
に処理可能になる。

以上説明した如く、結局本発明によれば命令制
御装置における命令実行段階の管理手段をパイプ
ライン構造にして、命令情報をオーバーラツプし
て保持することができるようにしたので、演算処
理部における遊びを非常に抑制することができ、
処理すべきエレメント数が多い場合にはこの遊び
を除去することができる。したがつて演算処理速
度を向上することができる。

なお上記説明ではベクトル命令として加算命令
の場合について説明したが、本発明は勿論これの
みに限定されるものではない。

【図面の簡単な説明】

第１図はベクトル演算装置の構成図、第２図乃
至第４図はその動作説明図、第５図は従来のベク
トル演算装置の問題点の説明図、第６図は上記問
題点を改善した場合の動作説明図、第７図は本発
明の一実施例構成、第８図は本発明の動作説明
図、第９図は本発明の他の実施例における動作説
明図である。 図中、１は主記憶装置、２は主記憶制御装置、
３は記憶制御部、４は命令制御装置、５はベクト
ル・レジスタ、６は演算処理部、７はERステー
ジ設定回路、８はERステージレジスタ、９は
EWステージ設定回路、１０はEWステージレジ
スタ、１１はデコーダ、１２は第１カウンタ、１
３はライト・タイミング計数回路、１４は第１初
期設定回路、１５は第２カウンタ、１６はエレメ
ント数計数回路、１７は第２初期設定回路、１８
は第３カウンタ、１９はエレメント数計数回路、
２０は第３初期設定回路、２１はデコーダをそれ
ぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ パイプライン構造を有する演算処理手段また
   は記憶データ処理手段と上記演算処理手段または
   記憶データ処理手段に対して演算処理を制御する
   命令制御装置を具備しベクトル命令を処理するデ
   ータ処理装置において、 該命令制御装置の演算実行命令情報を保持する
   ステージ・レジスタ、ステージ設定回路、命令デ
   コーダ等を具備する演算実行ステージに演算実行
   命令情報を保持する複数の演算実行命令保持手段
   を設けることによりこの演算実行ステージを複数
   のステージに分割し、かつ上記演算実行命令保持
   手段が同一命令に対する命令情報をオーバーラツ
   プして保持することができるように構成したこと
   を特徴とする命令制御装置。 ２ 上記演算処理手段または記憶データ処理手段
   のパイプライン構造の演算実行ステージのうち、
   少なくとも第１ステージを管理する演算実行命令
   情報保持手段と、最終ステージを管理する演算実
   行命令情報保持手段を設け、これらの演算実行命
   令保持手段に同一の命令情報を同時に保持するこ
   とができるようにするとともに、該命令情報を各
   ステージに対応して解読することにより上記パイ
   プライン構造の上記ステージを制御するようにし
   たことを特徴とする特許請求の範囲第１項記載の
   命令制御装置。