JP2685245B2 - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JP2685245B2 JP2685245B2 JP63249843A JP24984388A JP2685245B2 JP 2685245 B2 JP2685245 B2 JP 2685245B2 JP 63249843 A JP63249843 A JP 63249843A JP 24984388 A JP24984388 A JP 24984388A JP 2685245 B2 JP2685245 B2 JP 2685245B2
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- JP
- Japan
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- instruction
- data
- address
- memory
- program
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- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はプログラマブルコントローラに係り、特に数
値演算命令を含むシーケンスプログラムの数値演算命令
の実行を高速に行い得るように改良したプログラマブル
コントローラに関する。
値演算命令を含むシーケンスプログラムの数値演算命令
の実行を高速に行い得るように改良したプログラマブル
コントローラに関する。
（従来の技術） プログラマブルコントローラにおける従来の数値演算
処理部の主要部を第４図に示す。第４図において、プロ
グラムメモリ４とデータメモリ５と数値演算プロセッサ
１は共通のアドレスバス６及びデータバス７により接続
されている。
処理部の主要部を第４図に示す。第４図において、プロ
グラムメモリ４とデータメモリ５と数値演算プロセッサ
１は共通のアドレスバス６及びデータバス７により接続
されている。
プログラムメモリ４は、第５図に示すように命令部4A
及びオペランド部4Bからなるシーケンス命令群を格納す
るものであり、シーケンス命令群は数値演算命令を含ん
で構成される。データメモリ５は、プロセス入出力デー
タ、内部出力等の演算データを格納するものである。
及びオペランド部4Bからなるシーケンス命令群を格納す
るものであり、シーケンス命令群は数値演算命令を含ん
で構成される。データメモリ５は、プロセス入出力デー
タ、内部出力等の演算データを格納するものである。
なお、通常のシーケンス命令（ビット演算命令）はシ
ーケンス処理プロセッサ（ビット演算プロセッサ）によ
り高速処理されるが、本発明は数値演算命令の処理に関
するものであり、通常のシーケンス命令とは直接的に関
係しないのでシーケンス処理プロセッサに関する部分を
省略している。
ーケンス処理プロセッサ（ビット演算プロセッサ）によ
り高速処理されるが、本発明は数値演算命令の処理に関
するものであり、通常のシーケンス命令とは直接的に関
係しないのでシーケンス処理プロセッサに関する部分を
省略している。
数値演算プロセッサ１は、シーケンス命令群の数値演
算命令を読み出した時に起動され、該当する数値演算命
令の実行開始状態となる。
算命令を読み出した時に起動され、該当する数値演算命
令の実行開始状態となる。
ところで、数値演算命令は、プログラムメモリ４にお
いて第６図に示すような形で格納され、オペランドＡ、
オペランドＢのデータより該当する演算を行い、演算結
果をオペランドＣにセットする処理とすることが多い。
いて第６図に示すような形で格納され、オペランドＡ、
オペランドＢのデータより該当する演算を行い、演算結
果をオペランドＣにセットする処理とすることが多い。
例えば、プログラムメモリ４のアドレスｎの命令部4A
の数値演算命令コードが加算命令の場合、数値演算プロ
セッサ１が実行開始状態となり、該数値演算命令コード
に基づいて第２図（ｂ）に示すような処理内容が実行さ
れる。
の数値演算命令コードが加算命令の場合、数値演算プロ
セッサ１が実行開始状態となり、該数値演算命令コード
に基づいて第２図（ｂ）に示すような処理内容が実行さ
れる。
すなわち、プログラムメモリ４のアドレスｎ＋１のオ
ペランド部4Bの内容Ａをリードし、その値Ａをアドレス
としてデータメモリ５のデータをリードし、プログラム
メモリ４のアドレスをｎ＋２にするためのプログラムカ
ウンタ（IP）をインクリメントする。同様に、プログラ
ムメモリ４のアドレスｎ＋２のオペランド部4Bの内容Ｂ
をリードし、アドレスＢのデータメモリ５のデータをリ
ードし、IPをインクリメントしプログラムメモリ４のア
ドレスをｎ＋３に更新する。次に、データメモリ５のア
ドレスＡ、Ｂからリードした２つのデータを加算する演
算処理を行い、最後に、プログラムメモリ４のアドレス
ｎ＋３のオペランド部4Bの内容Ｃをリードし、その値Ｃ
をアドレスとしてデータメモリ５に演算結果をライトす
る。
ペランド部4Bの内容Ａをリードし、その値Ａをアドレス
としてデータメモリ５のデータをリードし、プログラム
メモリ４のアドレスをｎ＋２にするためのプログラムカ
ウンタ（IP）をインクリメントする。同様に、プログラ
ムメモリ４のアドレスｎ＋２のオペランド部4Bの内容Ｂ
をリードし、アドレスＢのデータメモリ５のデータをリ
ードし、IPをインクリメントしプログラムメモリ４のア
ドレスをｎ＋３に更新する。次に、データメモリ５のア
ドレスＡ、Ｂからリードした２つのデータを加算する演
算処理を行い、最後に、プログラムメモリ４のアドレス
ｎ＋３のオペランド部4Bの内容Ｃをリードし、その値Ｃ
をアドレスとしてデータメモリ５に演算結果をライトす
る。
（発明が解決しようとする課題） 上述のように、従来のプログラマブルコントローラで
は、数値演算処理を行う場合、データ処理が順次シリア
ルに実行されるので処理時間が長くなりシーケンス命令
の演算実行を高速に行えないという問題があった。
は、数値演算処理を行う場合、データ処理が順次シリア
ルに実行されるので処理時間が長くなりシーケンス命令
の演算実行を高速に行えないという問題があった。
本発明の目的は、データ処理の一部を並列実行可能に
してロス時間を少なくし、シーケンス命令群の高速演算
実行を可能としたプログラマブルコントローラを提供す
ることにある。
してロス時間を少なくし、シーケンス命令群の高速演算
実行を可能としたプログラマブルコントローラを提供す
ることにある。
（課題を解決するための手段） 上記目的を達成するために本発明は、ビット演算命令
と数値演算命令から成るシーケンス命令を処理するプロ
グラマブルコントローラにおいて、命令部とオペランド
部から成るシーケンス命令を格納するプログラムメモリ
と、演算データを格納するデータメモリと、前記プログ
ラムメモリのアドレスを指示するプログラムカウンタ
と、前記プログラムメモリのオペランド部の内容を取り
込んで保持する保持レジスタと、前記数値演算命令によ
って起動され、前記プログラムカウンタのインクリメン
ト操作と前記保持レジスタの内容更新操作を行い、前記
保持レジスタの内容をアドレスとして前記データメモリ
をリードライトアクセスする数値演算プロセッサを備え
て構成する。
と数値演算命令から成るシーケンス命令を処理するプロ
グラマブルコントローラにおいて、命令部とオペランド
部から成るシーケンス命令を格納するプログラムメモリ
と、演算データを格納するデータメモリと、前記プログ
ラムメモリのアドレスを指示するプログラムカウンタ
と、前記プログラムメモリのオペランド部の内容を取り
込んで保持する保持レジスタと、前記数値演算命令によ
って起動され、前記プログラムカウンタのインクリメン
ト操作と前記保持レジスタの内容更新操作を行い、前記
保持レジスタの内容をアドレスとして前記データメモリ
をリードライトアクセスする数値演算プロセッサを備え
て構成する。
（作用） 上記構成において、プログラムメモリから数値演算命
令が読み出されると、数値演算プロセッサが起動すると
同時にプログラムカウンタがインクリメントされ、数値
演算プロセッサはプログラムメモリのオペランド部の内
容を保持レジスタ２に保持し、保持した内容をアドレス
としてデータメモリのデータをリードライトアクセス
し、プログラムカウンタをインクリメントする。
令が読み出されると、数値演算プロセッサが起動すると
同時にプログラムカウンタがインクリメントされ、数値
演算プロセッサはプログラムメモリのオペランド部の内
容を保持レジスタ２に保持し、保持した内容をアドレス
としてデータメモリのデータをリードライトアクセス
し、プログラムカウンタをインクリメントする。
従って、プログラムメモリのオペランド部に対するア
クセスとデータメモリに対するアクセスを同一処理サイ
クル中に並列に実行することが可能となり、シーケンス
命令の高速演算を実行可能としたプログラマブルコント
ローラを得ることができる。
クセスとデータメモリに対するアクセスを同一処理サイ
クル中に並列に実行することが可能となり、シーケンス
命令の高速演算を実行可能としたプログラマブルコント
ローラを得ることができる。
（実施例） 以下、第１図に示す本発明のプログラマブルコントロ
ーラの一実施例を用いて詳細に説明する。
ーラの一実施例を用いて詳細に説明する。
本実施例では、数値演算プロセッサ１、プログラムカ
ウンタ３、プログラムメモリ４、データメモリ５の他
に、保持レジスタ２を備えて構成され、プログラムカウ
ンタ３とプログラムメモリ４はプログラムアドレスバス
６−１で接続され、プログラムメモリ４と保持レジスタ
２はプログラムデータバス７−１で接続され、保持レジ
スタ２とデータメモリ５と数値演算プロセッサ１は、オ
ペランドアドレス６−２で接続され、データメモリ５と
数値演算プロセッサはオペランドデータバス７−２で接
続されている。
ウンタ３、プログラムメモリ４、データメモリ５の他
に、保持レジスタ２を備えて構成され、プログラムカウ
ンタ３とプログラムメモリ４はプログラムアドレスバス
６−１で接続され、プログラムメモリ４と保持レジスタ
２はプログラムデータバス７−１で接続され、保持レジ
スタ２とデータメモリ５と数値演算プロセッサ１は、オ
ペランドアドレス６−２で接続され、データメモリ５と
数値演算プロセッサはオペランドデータバス７−２で接
続されている。
通常のシーケンス処理において、図示しないシーケン
ス処理プロセッサによりプログラムカウンタ３がインク
リメントされ、プログラムメモリ４から通常のシーケン
ス命令が順次読み出されてシーケンス演算処理が行われ
る。
ス処理プロセッサによりプログラムカウンタ３がインク
リメントされ、プログラムメモリ４から通常のシーケン
ス命令が順次読み出されてシーケンス演算処理が行われ
る。
数値演算プロセッサ１は、シーケンス命令として数値
演算命令コードが読み出された時に起動され、該当する
数値演算命令の実行開始状態となる。
演算命令コードが読み出された時に起動され、該当する
数値演算命令の実行開始状態となる。
数値演算プロセッサ１の作用を第６図に示す数値演算
命令を例として説明する。
命令を例として説明する。
プログラムカウンタ３の内容がｎのとき数値演算命令
コードが読み出されて数値演算プロセッサ１が起動する
と、第２図（ａ）に示すように、直ちにプログラムカウ
ンタ３がインクリメントされｎ＋１となる。（なお、ア
ドレスｎのプログラムメモリ４の命令部4Aから数値演算
命令コードが読み出されたとき、そのオペランド部4Bの
命令種別が保持レジスタ２にラッチされ、数値演算プロ
セッサ１が起動すると直ちにオペランドアドレスバス６
−２を介して該命令種別が数値演算プロセッサ１に読み
込まれる。） 数値演算プロセッサ１は、保持レジスタ２に対してオ
ペランドＡアドレスの取込みを指令した後、プログラム
カウンタ３に対してインクリメントを指令すると同時に
保持レジスタ２の内容をアドレスとしてデータメモリ５
中のオペランドＡデータをリードする。すなわち、プロ
グラムメモリ４のアドレスｎ＋１のオペランド部4Bの内
容Ａを保持レジスタ２に取り込み、保持レジスタ２に保
持した内容Ａをアドレスとしてデータメモリ５のデータ
をリードアクセスし、プログラムメモリ４のオペランド
部4Bに対するアクセスとデータメモリ５に対するアクセ
スを並列に実行する。
コードが読み出されて数値演算プロセッサ１が起動する
と、第２図（ａ）に示すように、直ちにプログラムカウ
ンタ３がインクリメントされｎ＋１となる。（なお、ア
ドレスｎのプログラムメモリ４の命令部4Aから数値演算
命令コードが読み出されたとき、そのオペランド部4Bの
命令種別が保持レジスタ２にラッチされ、数値演算プロ
セッサ１が起動すると直ちにオペランドアドレスバス６
−２を介して該命令種別が数値演算プロセッサ１に読み
込まれる。） 数値演算プロセッサ１は、保持レジスタ２に対してオ
ペランドＡアドレスの取込みを指令した後、プログラム
カウンタ３に対してインクリメントを指令すると同時に
保持レジスタ２の内容をアドレスとしてデータメモリ５
中のオペランドＡデータをリードする。すなわち、プロ
グラムメモリ４のアドレスｎ＋１のオペランド部4Bの内
容Ａを保持レジスタ２に取り込み、保持レジスタ２に保
持した内容Ａをアドレスとしてデータメモリ５のデータ
をリードアクセスし、プログラムメモリ４のオペランド
部4Bに対するアクセスとデータメモリ５に対するアクセ
スを並列に実行する。
以下、同様に、オペランドＢデータをリードした後、
オペランドＡとＢのデータに基き演算を行う。
オペランドＡとＢのデータに基き演算を行う。
最後に、オペランドＣアドレスを保持レジスタ２に保
持し、プログラムカウンタ３に対してインクリメントを
指令し、上記演算結果を保持レジスタ２に保持したアド
レスのデータメモリ５に格納する。
持し、プログラムカウンタ３に対してインクリメントを
指令し、上記演算結果を保持レジスタ２に保持したアド
レスのデータメモリ５に格納する。
このように、プログラムメモリ４とデータメモリ５間
のアドレスバスとデータバスを分離し、プログラムカウ
ンタ３、保持レジスタ２を設けることにより、プログラ
ムメモリ４のオペランド部の連続アクセスが可能とな
り、第２図（ａ）の本方式と同図（ｂ）の従来方式のタ
イミングチャートから明らかなように、数値演算命令の
処理が高速に実行可能となる。
のアドレスバスとデータバスを分離し、プログラムカウ
ンタ３、保持レジスタ２を設けることにより、プログラ
ムメモリ４のオペランド部の連続アクセスが可能とな
り、第２図（ａ）の本方式と同図（ｂ）の従来方式のタ
イミングチャートから明らかなように、数値演算命令の
処理が高速に実行可能となる。
本発明の他の実施例を第３図に示す。
本実施例はデータメモリ５のアドレスとなる保持レジ
スタ２にインデックスレジスタ群８と加算器９を加えた
ものである。
スタ２にインデックスレジスタ群８と加算器９を加えた
ものである。
インデックスレジスタ群８は、保持レジスタ２の一部
（上位数ビット）の情報をポインタとして用い、シーケ
ンス命令のオペランドの内容に基づいて所望のインデッ
クスレジスタを選択できるようにする。
（上位数ビット）の情報をポインタとして用い、シーケ
ンス命令のオペランドの内容に基づいて所望のインデッ
クスレジスタを選択できるようにする。
加算器９は選択されたインデックスレジスタの内容と
保持レジスタ２の（上位数ビットを除く）残りの情報を
加算するもので、加算結果をデータメモリ５のアドレス
として用いる。
保持レジスタ２の（上位数ビットを除く）残りの情報を
加算するもので、加算結果をデータメモリ５のアドレス
として用いる。
このような構成とすることにより、本発明の高速数値
演算性能を損うことなく、オペランドデータのアドレッ
シング機能を持たせることができる。
演算性能を損うことなく、オペランドデータのアドレッ
シング機能を持たせることができる。
（発明の効果） 本発明のプログラマブルコントローラによれば、数値
演算命令のオペランドの連続アクセスか可能となり、プ
ログラムメモリのリードアクセスとデータメモリのリー
ドアクセス又はライトアクセスを同一処理サイクル中に
並列に実行することが可能となり、ロス時間を少なくし
てシーケンス命令の実行を高速化することができる。
演算命令のオペランドの連続アクセスか可能となり、プ
ログラムメモリのリードアクセスとデータメモリのリー
ドアクセス又はライトアクセスを同一処理サイクル中に
並列に実行することが可能となり、ロス時間を少なくし
てシーケンス命令の実行を高速化することができる。
第１図は本発明のプログラマブルコントローラ数値演算
処理ブロツク図、第２図は本発明と従来方式を対比した
動作タイムチャート、第３図は本発明の他の実施例の構
成図、第４図は従来のプログラマブルコントローラ数値
演算処理構成図、第５図及び第６図はプログラムメモリ
におけるシーケンス命令及び数値演算命令の構成図であ
る。 １……数値演算プロセッサ、２……保持レジスタ ３……プログラムカウンタ、４……プログラムメモリ ５……データメモリ、６……アドレスバス ６−１……プログラムアドレスバス、６−２……オペラ
ンドアドレスバス ７……データバス、７−１……プログラムデータバス ７−２……オペランドデータバス、８……インデックス
レジスタ群 ９……加算器
処理ブロツク図、第２図は本発明と従来方式を対比した
動作タイムチャート、第３図は本発明の他の実施例の構
成図、第４図は従来のプログラマブルコントローラ数値
演算処理構成図、第５図及び第６図はプログラムメモリ
におけるシーケンス命令及び数値演算命令の構成図であ
る。 １……数値演算プロセッサ、２……保持レジスタ ３……プログラムカウンタ、４……プログラムメモリ ５……データメモリ、６……アドレスバス ６−１……プログラムアドレスバス、６−２……オペラ
ンドアドレスバス ７……データバス、７−１……プログラムデータバス ７−２……オペランドデータバス、８……インデックス
レジスタ群 ９……加算器
Claims (1)
- 【請求項１】ビット演算命令と数値演算命令から成るシ
ーケンス命令を処理するプログラマブルコントローラに
おいて、命令部とオペランド部から成る前記シーケンス
命令を格納するプログラムメモリと、演算データを格納
するデータメモリと、前記プログラムメモリのアドレス
を指示するプログラムカウンタと、前記プログラムメモ
リのオペランド部の内容を取り込んで保持する保持レジ
スタと、前記数値演算命令によって起動され、前記プロ
グラムカウンタのインクリメント操作と前記保持レジス
タの内容更新操作を行い、前記保持レジスタの内容をア
ドレスとして前記データメモリをリードライトアクセス
する数値演算プロセッサを備え、前記プログラムメモリ
のオペランド部に対するリードアクセスと前記データメ
モリに対するリードアクセス又はライトアクセスを並列
に実行可能とすることを特徴とするプログラマブルコン
トローラ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249843A JP2685245B2 (ja) | 1988-10-05 | 1988-10-05 | プログラマブルコントローラ |
| US07/417,039 US5165026A (en) | 1988-10-05 | 1989-10-04 | Programmable controller in which fetching of operand data and fetching of operand addresses are simultaneously performed |
| EP89118406A EP0362819B1 (en) | 1988-10-05 | 1989-10-04 | Programmable controller |
| DE68915102T DE68915102T2 (de) | 1988-10-05 | 1989-10-04 | Programmierbare Steuerung. |
| KR1019890014320A KR920005227B1 (ko) | 1988-10-05 | 1989-10-05 | 프로그램어블 콘트롤러 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249843A JP2685245B2 (ja) | 1988-10-05 | 1988-10-05 | プログラマブルコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298707A JPH0298707A (ja) | 1990-04-11 |
| JP2685245B2 true JP2685245B2 (ja) | 1997-12-03 |
Family
ID=17199009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249843A Expired - Lifetime JP2685245B2 (ja) | 1988-10-05 | 1988-10-05 | プログラマブルコントローラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5165026A (ja) |
| EP (1) | EP0362819B1 (ja) |
| JP (1) | JP2685245B2 (ja) |
| KR (1) | KR920005227B1 (ja) |
| DE (1) | DE68915102T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2048944A1 (en) * | 1990-08-31 | 1992-03-01 | Otomar S. Schmidt | Processor for a programmable controller |
| JP3226055B2 (ja) * | 1992-09-16 | 2001-11-05 | 松下電器産業株式会社 | 情報処理装置 |
| JP2541431B2 (ja) * | 1992-09-24 | 1996-10-09 | 村田機械株式会社 | スタッカクレ―ン |
| DE4404962C2 (de) * | 1994-02-17 | 1999-12-16 | Heidelberger Druckmasch Ag | Verfahren und Anordnung zum Konfigurieren von Funktionseinheiten in einer Master-Slave-Anordnung |
| KR100304607B1 (ko) * | 1994-10-11 | 2001-11-22 | 윤종용 | 프로그래머블로직콘트롤러용고속명령처리시스템 |
| US5632028A (en) * | 1995-03-03 | 1997-05-20 | Hal Computer Systems, Inc. | Hardware support for fast software emulation of unimplemented instructions |
| US5713039A (en) * | 1995-12-05 | 1998-01-27 | Advanced Micro Devices, Inc. | Register file having multiple register storages for storing data from multiple data streams |
| US6467035B2 (en) * | 1997-09-08 | 2002-10-15 | Agere Systems Guardian Corp. | System and method for performing table look-ups using a multiple data fetch architecture |
| US6243798B1 (en) * | 1997-10-28 | 2001-06-05 | Microchip Technology Incorporated | Computer system for allowing a two word jump instruction to be executed in the same number of cycles as a single word jump instruction |
| US6973417B1 (en) * | 1999-11-05 | 2005-12-06 | Metrowerks Corporation | Method and system for simulating execution of a target program in a simulated target system |
| WO2014175880A1 (en) * | 2013-04-24 | 2014-10-30 | Empire Technology Development Llc | Computing devices with multi-layer file systems |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2522343C3 (de) * | 1975-05-20 | 1979-03-08 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Anordnung zur Steuerung Von Verfahrensabläufen |
| US4058711A (en) * | 1976-04-16 | 1977-11-15 | Cincinnati Milacron Inc. | Asynchronous dual function multiprocessor machine control |
| US4200936A (en) * | 1976-08-17 | 1980-04-29 | Cincinnati Milacron Inc. | Asynchronous bidirectional direct serial interface linking a programmable machine function controller and a numerical control |
| JPS578851A (en) * | 1980-06-18 | 1982-01-18 | Fuji Electric Co Ltd | Parallel processing system |
| JPS57191703A (en) * | 1981-05-20 | 1982-11-25 | Fanuc Ltd | Sequence controller |
| JPS5884308A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Mach Co Ltd | プログラマブルシーケンスコントローラの制御装置 |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4504927A (en) * | 1982-09-08 | 1985-03-12 | Allen-Bradley Company | Programmable controller with expandable I/O interface circuitry |
| DE3302929A1 (de) * | 1983-01-28 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Speicherprogrammierbare steuerung |
| JPS61103246A (ja) * | 1984-10-26 | 1986-05-21 | Mitsubishi Electric Corp | シ−ケンスコントロ−ラの演算装置 |
| DE3530847A1 (de) * | 1985-01-04 | 1986-07-10 | VEB Erfurt electronic "Friedrich Engels", DDR 5010 Erfurt | Rechnersystem zur kombinierten wort- und bitverarbeitung |
| US4882702A (en) * | 1986-03-31 | 1989-11-21 | Allen-Bradley Company, Inc. | Programmable controller with I/O expansion module located in one of I/O module positions for communication with outside I/O modules |
-
1988
- 1988-10-05 JP JP63249843A patent/JP2685245B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-04 DE DE68915102T patent/DE68915102T2/de not_active Expired - Lifetime
- 1989-10-04 EP EP89118406A patent/EP0362819B1/en not_active Expired - Lifetime
- 1989-10-04 US US07/417,039 patent/US5165026A/en not_active Expired - Lifetime
- 1989-10-05 KR KR1019890014320A patent/KR920005227B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0362819B1 (en) | 1994-05-04 |
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