JPH0251734A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH0251734A JPH0251734A JP63203002A JP20300288A JPH0251734A JP H0251734 A JPH0251734 A JP H0251734A JP 63203002 A JP63203002 A JP 63203002A JP 20300288 A JP20300288 A JP 20300288A JP H0251734 A JPH0251734 A JP H0251734A
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- 230000015654 memory Effects 0.000 claims abstract description 148
- 230000003936 working memory Effects 0.000 claims description 39
- 230000004044 response Effects 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマイクロプログラム制御方式を採用した電子
計算機におけるマイクロプログラム制御装置に関し、特
にマイクロプログラムの変更が容易にできるマイクロプ
ログラム制御装置に関するものである。
計算機におけるマイクロプログラム制御装置に関し、特
にマイクロプログラムの変更が容易にできるマイクロプ
ログラム制御装置に関するものである。
マイクロプログラムは電子計算機におけるノ・−ドウエ
アとソフトウェアの中間に位置するものであって、ソフ
トウェアレベルの機械語命令をノ・−ドウエアレベルの
基本操作に分割してよシ低位の命令列として表現された
ものである０従来この様なマイクロプログラムによって
電子計算機を制御する方式すなわちマイクロプログラム
制御方式としては、「情報処理学会誌１９７３年６月号
」Ｋ記述されているように多様な方式が存在しているが
、何れの方式もマイクロプログラムを記憶するために高
速、大容量かつ低価格の制御メモリを必要としておシ、
この要求を満足させるために読み出し専用メモリ（以下
ＲＯＭという）が制御メモリとして使用されている。し
かし、この種の読み出し専用メモリではこのメモリの内
容を変更する必要があっても変更できないのでこのＲＯ
Ｍを再び作シ直さねばならず、このため多大の費用と時
間を必要としている。
アとソフトウェアの中間に位置するものであって、ソフ
トウェアレベルの機械語命令をノ・−ドウエアレベルの
基本操作に分割してよシ低位の命令列として表現された
ものである０従来この様なマイクロプログラムによって
電子計算機を制御する方式すなわちマイクロプログラム
制御方式としては、「情報処理学会誌１９７３年６月号
」Ｋ記述されているように多様な方式が存在しているが
、何れの方式もマイクロプログラムを記憶するために高
速、大容量かつ低価格の制御メモリを必要としておシ、
この要求を満足させるために読み出し専用メモリ（以下
ＲＯＭという）が制御メモリとして使用されている。し
かし、この種の読み出し専用メモリではこのメモリの内
容を変更する必要があっても変更できないのでこのＲＯ
Ｍを再び作シ直さねばならず、このため多大の費用と時
間を必要としている。
この欠点を改善するために１制御メモリの一部の領域を
読み出し及び書き込み可能なメモリ（以下ＲＡＭという
）で構成することによってメモリ内容の変更を容易に行
う技法がある。
読み出し及び書き込み可能なメモリ（以下ＲＡＭという
）で構成することによってメモリ内容の変更を容易に行
う技法がある。
しかし、上述したようにＲＯＭ及びＲＡＭを制御メモリ
として使用する場合、この２種類のメモリの領域は固定
であるためにＲＯＭ領域に格納されているマイクロプロ
グラムを修正するときには大きな制約を受けていた。例
えば、ある機械語命令に相当するマイクロプログラム中
の特定のステップを修正して実行する場合、まず、この
機械語に相当するマイクロプログラムの先頭ステップか
ら修正をする特定のステップまでをＲＯＭ領域からＲＡ
Ｍ領域へ移してこの特定のステップを修正し、次に、こ
のマイクロプログラムの先頭ステップから修正し九ステ
ップまでをＲＡＭ領域において実行させ、この修正した
ステップを通過した後はＲＯＭ領域に分岐させこの修正
したステップの続きを実行するといった処理を必要とし
ていた。
として使用する場合、この２種類のメモリの領域は固定
であるためにＲＯＭ領域に格納されているマイクロプロ
グラムを修正するときには大きな制約を受けていた。例
えば、ある機械語命令に相当するマイクロプログラム中
の特定のステップを修正して実行する場合、まず、この
機械語に相当するマイクロプログラムの先頭ステップか
ら修正をする特定のステップまでをＲＯＭ領域からＲＡ
Ｍ領域へ移してこの特定のステップを修正し、次に、こ
のマイクロプログラムの先頭ステップから修正し九ステ
ップまでをＲＡＭ領域において実行させ、この修正した
ステップを通過した後はＲＯＭ領域に分岐させこの修正
したステップの続きを実行するといった処理を必要とし
ていた。
このため、制御メモリのＲＯＭ領域に格納されているマ
イクロプログラムに変更が生じることＫよってＲＡＭ領
域に格納されるマイクロプログラムのステップ数が増加
し、これによシこのＲＡＭ領域が制御メモリに占める比
率が増加するとともに制御メモリに格納されるマイクロ
プログラム全体のステップ数も増加する結果となシ、制
御メモリ部分の価格の上昇及び性能の低下を招くという
欠点があった。
イクロプログラムに変更が生じることＫよってＲＡＭ領
域に格納されるマイクロプログラムのステップ数が増加
し、これによシこのＲＡＭ領域が制御メモリに占める比
率が増加するとともに制御メモリに格納されるマイクロ
プログラム全体のステップ数も増加する結果となシ、制
御メモリ部分の価格の上昇及び性能の低下を招くという
欠点があった。
この発明のマイクロプログラム制御装置は、マイクロプ
ログラムを記憶する読出し専用の制御メモリと、その制
御メモリの読出しアドレスを索引情報としてキー部分く
保持し、このキー部分に対応するデータ部分に制御メモ
リに保持されているデータに替える変更データを保持し
、制御メモリの読出しアドレスとこれＫよって検索され
たキー部分の索引情報とが一致したとき一致信号を出力
する連想記憶手段と、その一致信号に応じて制御メモリ
の出力に替えて変更データを出力するデータ切替手段と
を有する。
ログラムを記憶する読出し専用の制御メモリと、その制
御メモリの読出しアドレスを索引情報としてキー部分く
保持し、このキー部分に対応するデータ部分に制御メモ
リに保持されているデータに替える変更データを保持し
、制御メモリの読出しアドレスとこれＫよって検索され
たキー部分の索引情報とが一致したとき一致信号を出力
する連想記憶手段と、その一致信号に応じて制御メモリ
の出力に替えて変更データを出力するデータ切替手段と
を有する。
また、この発明のマイクロプログラム制御装置において
、連想記憶手段のデータ部分はマイクロプログラムの分
岐アドレスを保持し、この分岐アドレスはアドレス切替
手段に選択され制御メモリに出力されるのでマイクロプ
ログラムのステップはこの分岐アドレスに分岐する。
、連想記憶手段のデータ部分はマイクロプログラムの分
岐アドレスを保持し、この分岐アドレスはアドレス切替
手段に選択され制御メモリに出力されるのでマイクロプ
ログラムのステップはこの分岐アドレスに分岐する。
また、この発明のマイクロプログラム制御装置において
、連想記憶手段のデータ部分は制御レジスタ手段の変更
データ及び制御レジスタのフィールド指定情報を保持し
、制御手段はこのフィールド指定情報に従って変更デー
夕を制御レジスタに書込む。
、連想記憶手段のデータ部分は制御レジスタ手段の変更
データ及び制御レジスタのフィールド指定情報を保持し
、制御手段はこのフィールド指定情報に従って変更デー
夕を制御レジスタに書込む。
また、この発明のマイクロプログラム制御装置において
、連想記憶手段のデータ部分は制御メモリの再読出しア
ドレス及び制御レジスタ手段の７イールド指定情報を保
持し、再読出しアドレスはアドレス切替手段に選択され
制御メモリへ出力されるのでこの制御メモリからは再読
出しされ九データが出力される。そして、制御手段はこ
の再読しされたデータをフィールド指定情報に従って制
御レジスタに書込む。
、連想記憶手段のデータ部分は制御メモリの再読出しア
ドレス及び制御レジスタ手段の７イールド指定情報を保
持し、再読出しアドレスはアドレス切替手段に選択され
制御メモリへ出力されるのでこの制御メモリからは再読
出しされ九データが出力される。そして、制御手段はこ
の再読しされたデータをフィールド指定情報に従って制
御レジスタに書込む。
また、この発明のマイクロプログラム制御装置において
、連想記憶手段のデータ部分は作業メモリのアドレスを
保持し、作業メモリは制御メモリの変更データと制御レ
ジスタ手段のフィールド指定情報とを対にして保持する
。そして、連想記憶手段のデータ部分に保持されている
作業メモリのアドレスはカウンタ手段へ出力され、この
カウンタ手段はそのアドレスを保持及びインクリメント
して作業メモリへ出力する。これにより、制御手段は作
業メモリから変更データ及びこれに対応するフィールド
情報を読出し、この情報に従って変更データを制御レジ
スタへ書込む。
、連想記憶手段のデータ部分は作業メモリのアドレスを
保持し、作業メモリは制御メモリの変更データと制御レ
ジスタ手段のフィールド指定情報とを対にして保持する
。そして、連想記憶手段のデータ部分に保持されている
作業メモリのアドレスはカウンタ手段へ出力され、この
カウンタ手段はそのアドレスを保持及びインクリメント
して作業メモリへ出力する。これにより、制御手段は作
業メモリから変更データ及びこれに対応するフィールド
情報を読出し、この情報に従って変更データを制御レジ
スタへ書込む。
また、この発明のマイクロプログラム制御装置において
、連想記憶手段のデータ部分は作業メモリのアドレスを
保持し、作業メモリは制御メモリのアドレス情報と制御
レジスタ手段のフィールド指定情報とを対にして保持す
る。そして、連想記憶手段に保持されている作業メモリ
のアドレスはカウンタ手段へ出力され、このカウンタ手
段はそのアドレスを保持及びインクリメントして作業メ
モリへ出力する。これによバ制御手段は作業メモリから
制御メモリのアドレス及びこれに対応するフィールド指
定情報を読出し、読出したアドレスに従って制御メモリ
からデータを読出し、とのデ°−タをフィールド指定情
報に従ってレジスタ手段に誉込む。
、連想記憶手段のデータ部分は作業メモリのアドレスを
保持し、作業メモリは制御メモリのアドレス情報と制御
レジスタ手段のフィールド指定情報とを対にして保持す
る。そして、連想記憶手段に保持されている作業メモリ
のアドレスはカウンタ手段へ出力され、このカウンタ手
段はそのアドレスを保持及びインクリメントして作業メ
モリへ出力する。これによバ制御手段は作業メモリから
制御メモリのアドレス及びこれに対応するフィールド指
定情報を読出し、読出したアドレスに従って制御メモリ
からデータを読出し、とのデ°−タをフィールド指定情
報に従ってレジスタ手段に誉込む。
この発明の１イクロプログラム装置くおいて、連想記憶
手段のデータ部分は制御メモリのデータに替える変更デ
ータを保持し、この変更データはデータ切替手段に選択
され制御レジスタに書込まれるので、マイクロプログラ
ムのステップはこの変更データに置換されるのである。
手段のデータ部分は制御メモリのデータに替える変更デ
ータを保持し、この変更データはデータ切替手段に選択
され制御レジスタに書込まれるので、マイクロプログラ
ムのステップはこの変更データに置換されるのである。
（＊施例〕
次にこの発明について図面を参照して説明する。
第１図はこの発明の一実施例を示すブロック図である。
この図においで、１はＲＯＭ によ多構成されるマイク
ロプログラムを記憶する制御メモリである。２は３人力
１出力のデータ切替器であって、制御メモリ１の出力、
後述する連想メモリ１の出力及び作業メモリ１２の出力
を入力し、これら３つの入力の中から１つを選択し出力
するものである。３は制御レジスタであって複数のフィ
ールドから構成されておシ、データ切替器２の出力が書
込みデータとして入力されこの制御レジスタ３の複数の
フィールドの全部あるいは一部に書込まれるよう（（な
っている。４は４人力１出力のアドレス切替器であって
、制御レジスタ３の１フイールド、後述するマイクロア
ドレスレジスタ５、連想メモリ７及び作業メモリ１２の
出力を入力してこれら４つの入力の中から１つを制御メ
モリ１の読出しアドレスとして選択し出力する。５は制
御メモリ１の読出しアドレスを保持するマイクロアドレ
スレジスタ、６はアドレス切替器４の出力にｒｌＪを加
算してマイクロアドレスレジスタ５へ供給する加算器で
ある。７は連想メモリであって、キー部分８、データ部
分９、及びアドレス切替器４かも出力される読出アドレ
スと上記キー部分８の出力との一致を検出して一致信号
を出すようになっている比較器１０の３つから構成され
る。
ロプログラムを記憶する制御メモリである。２は３人力
１出力のデータ切替器であって、制御メモリ１の出力、
後述する連想メモリ１の出力及び作業メモリ１２の出力
を入力し、これら３つの入力の中から１つを選択し出力
するものである。３は制御レジスタであって複数のフィ
ールドから構成されておシ、データ切替器２の出力が書
込みデータとして入力されこの制御レジスタ３の複数の
フィールドの全部あるいは一部に書込まれるよう（（な
っている。４は４人力１出力のアドレス切替器であって
、制御レジスタ３の１フイールド、後述するマイクロア
ドレスレジスタ５、連想メモリ７及び作業メモリ１２の
出力を入力してこれら４つの入力の中から１つを制御メ
モリ１の読出しアドレスとして選択し出力する。５は制
御メモリ１の読出しアドレスを保持するマイクロアドレ
スレジスタ、６はアドレス切替器４の出力にｒｌＪを加
算してマイクロアドレスレジスタ５へ供給する加算器で
ある。７は連想メモリであって、キー部分８、データ部
分９、及びアドレス切替器４かも出力される読出アドレ
スと上記キー部分８の出力との一致を検出して一致信号
を出すようになっている比較器１０の３つから構成され
る。
また、上記データ部分９の出力はデータ切換回路２へ出
力されるとともに作業カラ／り１１へ出力され、更に品
較器１０から出力される一致信号とともに後述の制御回
路１５へも出力される。作業カウンタ１１社、これが保
持するデータに「１」を加算するとともＫこの保持する
データを後述する作業メモリ１２へこの作業メモリ１２
の読出しアドレスとして供給する。この作業メモリ１２
は直接フィールド１３とこれと対になっている間接フィ
ールド１４とからなっておシ、この直接フィールド１３
の出力はデータ切替器２へ出力され、一方間接フイール
ド１４の出力はアドレス切替器４へ出力される。制御回
路１５は、連想メモリ７から一致信号及びデータを、ま
た、作業メモ１月２からデータをそれぞれ入力し、これ
らに応じてデータ切替器２、制御レジスタ３及びアドレ
ス切替器４に対してデータの入力切替やデータの書込み
等の制御作用を行なうものである。
力されるとともに作業カラ／り１１へ出力され、更に品
較器１０から出力される一致信号とともに後述の制御回
路１５へも出力される。作業カウンタ１１社、これが保
持するデータに「１」を加算するとともＫこの保持する
データを後述する作業メモリ１２へこの作業メモリ１２
の読出しアドレスとして供給する。この作業メモリ１２
は直接フィールド１３とこれと対になっている間接フィ
ールド１４とからなっておシ、この直接フィールド１３
の出力はデータ切替器２へ出力され、一方間接フイール
ド１４の出力はアドレス切替器４へ出力される。制御回
路１５は、連想メモリ７から一致信号及びデータを、ま
た、作業メモ１月２からデータをそれぞれ入力し、これ
らに応じてデータ切替器２、制御レジスタ３及びアドレ
ス切替器４に対してデータの入力切替やデータの書込み
等の制御作用を行なうものである。
なお、例えば制御レジスタ３が４つのフィールド（第１
〜第４フイールド）から構成されているとした場合、こ
の制御レジスタ３ヘデータを転送（出力）する３つのメ
モリ（制御メモリ１、連想メモリγのデータ部９及び作
業メモリ１２の直接フィールド１３）も制御レジスタ３
と同じ４つのフィールドから構成されている。そして、
データがこの３つのメモリから制御レジスタ３へ転送さ
れる場合、このデータ転送は両者の同一フィールド間に
限られる。例えば、制御メモリ１の第１フイールドのデ
ータは制御レジスタ３の第１フイールドに転送されるが
、他の第２〜第４フイールドには転送されない。いいか
えれば、データの転送先テある制御レジスタ３のフィー
ルドを指定することは、このデータの転送元である３つ
のメモリのフィールドを指定することと同じことになる
。
〜第４フイールド）から構成されているとした場合、こ
の制御レジスタ３ヘデータを転送（出力）する３つのメ
モリ（制御メモリ１、連想メモリγのデータ部９及び作
業メモリ１２の直接フィールド１３）も制御レジスタ３
と同じ４つのフィールドから構成されている。そして、
データがこの３つのメモリから制御レジスタ３へ転送さ
れる場合、このデータ転送は両者の同一フィールド間に
限られる。例えば、制御メモリ１の第１フイールドのデ
ータは制御レジスタ３の第１フイールドに転送されるが
、他の第２〜第４フイールドには転送されない。いいか
えれば、データの転送先テある制御レジスタ３のフィー
ルドを指定することは、このデータの転送元である３つ
のメモリのフィールドを指定することと同じことになる
。
なお第１図において、制御レジスタ３の出力によって制
御される演算器及びこの制御レジスタ３の出力を制御信
号にデコードするデコーダ等は、この発明に直接に関与
しないためその説明を省略する。
御される演算器及びこの制御レジスタ３の出力を制御信
号にデコードするデコーダ等は、この発明に直接に関与
しないためその説明を省略する。
次に、この実施例の動作を説明する。制御メモリ１の読
出しアドレスによって連想メモリＴのキー部分８が検索
され、比較器１０はこの読出しアドレスとキー部分８の
−ｗｃ１に検出すると一致信号を制御回路１５へ出力す
る。これとともに、連想メモリＴはこれのデータ部分９
のデータを制御回路１５へ出力する。ここで、この連想
メモリ１から上記の一致信号及びデータを入力し九制御
回路１５は、この入力したデータの一部をしめる制御フ
ィールドのデータに応じて６種類の異なるモードの制御
動作を行うことになる。この制御フィールドはビット１
〜ビツト６の６ビツトから構成されており、各ビットは
排他的にセットされる。すなわち、ある１つのビットの
みがセットされ他のビットはセットされない。また、こ
れら各ビットは各々次に示すモードのときにセットされ
るものである。ビット１はイミデイエイトデータモード
（ＩＭＤ）、ビット２はイミデイエイトアドレスモード
（ＩＭＡ）、ビット３は部分直接データモード（ＰＤＤ
）、ビット４は部分直接アドレスモード（ＰＤＡ）、
ビット５は部分間接データモード（ＰＩＤ）、ビット６
は部分間接アドレスモード（ＰＩＡ）のときくそれぞれ
セットされる。
出しアドレスによって連想メモリＴのキー部分８が検索
され、比較器１０はこの読出しアドレスとキー部分８の
−ｗｃ１に検出すると一致信号を制御回路１５へ出力す
る。これとともに、連想メモリＴはこれのデータ部分９
のデータを制御回路１５へ出力する。ここで、この連想
メモリ１から上記の一致信号及びデータを入力し九制御
回路１５は、この入力したデータの一部をしめる制御フ
ィールドのデータに応じて６種類の異なるモードの制御
動作を行うことになる。この制御フィールドはビット１
〜ビツト６の６ビツトから構成されており、各ビットは
排他的にセットされる。すなわち、ある１つのビットの
みがセットされ他のビットはセットされない。また、こ
れら各ビットは各々次に示すモードのときにセットされ
るものである。ビット１はイミデイエイトデータモード
（ＩＭＤ）、ビット２はイミデイエイトアドレスモード
（ＩＭＡ）、ビット３は部分直接データモード（ＰＤＤ
）、ビット４は部分直接アドレスモード（ＰＤＡ）、
ビット５は部分間接データモード（ＰＩＤ）、ビット６
は部分間接アドレスモード（ＰＩＡ）のときくそれぞれ
セットされる。
次に、第１図及び第２図を用いて上記各モード毎にこの
発明のマイク！：ｌ ／’ ａグラム制御装置の動作説
明を行なう。ただし、前述した動作、すなわち制御メモ
リ１の読出しアドレスによって連想メモリ７のデータが
検索された結果）連想メモＩＪ Ｔからこれのデータ及
び一致信号が制御回路１５に出力されるという一連の動
作は終了したものとしてその説明を省略する０ （１）イミデイエイトデータモードの実施例イミデイエ
イトデータモードは、制御メモリ１に格納されているマ
イクロプログラムの任意のステップを連想メモリ１に格
納されているデータと置換してこのマイクロプログラム
を実行するモードである。
発明のマイク！：ｌ ／’ ａグラム制御装置の動作説
明を行なう。ただし、前述した動作、すなわち制御メモ
リ１の読出しアドレスによって連想メモリ７のデータが
検索された結果）連想メモＩＪ Ｔからこれのデータ及
び一致信号が制御回路１５に出力されるという一連の動
作は終了したものとしてその説明を省略する０ （１）イミデイエイトデータモードの実施例イミデイエ
イトデータモードは、制御メモリ１に格納されているマ
イクロプログラムの任意のステップを連想メモリ１に格
納されているデータと置換してこのマイクロプログラム
を実行するモードである。
第２図（ａ）Ｆ！連想メモリ７のデータ部分９のデータ
内容を示しておシ、ここで制御フィールド２０のビット
１がセットされておシイオデイエイトデ。
内容を示しておシ、ここで制御フィールド２０のビット
１がセットされておシイオデイエイトデ。
−タモードであることを示している。また、データ部２
１にはあらかじめ制御メモリ１の１ステツプに置換する
変更データが保持されている。制御回路１５は、連想メ
モリＴから第２図（、）のようなデータを入力してイミ
デイエイトモードであることをｉ＆１！識すると、デー
タ切替器２に対して連想メモリＴのデータ部分９を選択
するように制御する。
１にはあらかじめ制御メモリ１の１ステツプに置換する
変更データが保持されている。制御回路１５は、連想メ
モリＴから第２図（、）のようなデータを入力してイミ
デイエイトモードであることをｉ＆１！識すると、デー
タ切替器２に対して連想メモリＴのデータ部分９を選択
するように制御する。
次に、データ部分Ｓのデータ部２１に保持されてい友変
更データをデータ切替器２を介して制御レジスタ３へ書
込む。この結果、制御メモリ１に格納されているマイク
ロプログラムのステップを変更データと置換してこのマ
イクログログラムを実行することが可能となる。
更データをデータ切替器２を介して制御レジスタ３へ書
込む。この結果、制御メモリ１に格納されているマイク
ロプログラムのステップを変更データと置換してこのマ
イクログログラムを実行することが可能となる。
（２）イミデイエイトアドレスモードの実施例イミデイ
エイトアドレスデータモードは、制御メモリ１に格納さ
れているマイクロプログラムの任意のステップを任意の
アドレスに分岐してこのマイクロプログラムを実行する
モードである。
エイトアドレスデータモードは、制御メモリ１に格納さ
れているマイクロプログラムの任意のステップを任意の
アドレスに分岐してこのマイクロプログラムを実行する
モードである。
第２図（ｂ）は連想メモＩＪ ７のデータ部分９のデー
タ内容を示しておシ、ここで制御フィールド２０のビッ
ト２がセットされておシイミゾイエイトアドレスモード
であることを示している。また、データ部２１にはあら
かじめマイクロアドレスレジスタ５から出力される制御
メモリ１の読出しアドレスと置換する分岐アドレスが保
持されている。
タ内容を示しておシ、ここで制御フィールド２０のビッ
ト２がセットされておシイミゾイエイトアドレスモード
であることを示している。また、データ部２１にはあら
かじめマイクロアドレスレジスタ５から出力される制御
メモリ１の読出しアドレスと置換する分岐アドレスが保
持されている。
制御回路１５は、連想メモリ７から第２図（ｂ）のよう
なデータを入力してイミデイエイトアドレスモードであ
ることを認識すると、アドレス切替器４に対して連想メ
モリ７のデータ部分９を選択するように制御する。この
ため、データ部分９のデータ部２１に保持されていた分
岐アドレスはアドレス切替器４を介して制御メモリ１へ
出力されるのでマイクロプログラムはこの分岐アドレス
に分岐して実行される。この結果、制御メモリ１に格納
さｎているマイクロプログラムのステップを任意のアド
レスに分岐してこのマイクロプログラムを実行すること
が可能となる。
なデータを入力してイミデイエイトアドレスモードであ
ることを認識すると、アドレス切替器４に対して連想メ
モリ７のデータ部分９を選択するように制御する。この
ため、データ部分９のデータ部２１に保持されていた分
岐アドレスはアドレス切替器４を介して制御メモリ１へ
出力されるのでマイクロプログラムはこの分岐アドレス
に分岐して実行される。この結果、制御メモリ１に格納
さｎているマイクロプログラムのステップを任意のアド
レスに分岐してこのマイクロプログラムを実行すること
が可能となる。
（３）部分直接データモードの実施例
部分直接データモードは、制御メモＩＪ Ｉ Ｋ格納さ
れているマイクロプログラム°の任意のステップにおけ
る任意の１つのフィールドのデータを連想メモリＴに格
納されているデータに置換してこのマイクロプログラム
を実行するモードである。
れているマイクロプログラム°の任意のステップにおけ
る任意の１つのフィールドのデータを連想メモリＴに格
納されているデータに置換してこのマイクロプログラム
を実行するモードである。
第２図（ｃ）は連想メモリＴのデータ部分９のデータ内
容を示しておシ、ここで制御フィールド２００ビツト３
がセットされてお９部分直接データモードであることを
示している。また、データ部２１にはあらかじめ制御メ
モリ１の１ステツプの１フイールドと置換する変更デー
タ及びこの変更データを書込む制御レジスタ３のフィー
ルドを指定するフィールド記述子が対で保持されている
。制御回路１５Ｆｉ、連想メモリＴから第２図（ｅ）の
ようなデータを入力して部分直接データモードであるこ
とを認識すると、データ切替器２に対して制御メモリ１
を選択するように制御するので、この時点でのアドレス
に従ったデータが制御メモリ１からデータ切替器２を介
して制御レジスタ３に書込まれる。次に制御回路１５は
、データ切替器２に対して連想メモリＴのデータ部分９
を選択するように制御した後、あらかじめデータ部分９
に保持されている１フィールド分の変更データをデータ
切替器２を介して同じくデータ部分９に保持されている
フィールド記述子が指定する制御レジスタ３のフィール
ドへ書込む。ただしこのとき、制御レジスタ３の指定さ
れたフィールド以外のフィールドには何も書込まれず、
従ってこれらのフィールドのデータは変化しない。この
結果、マイクロプログラムの任意のステップの任意のフ
ィールドのデータを変更データと置換してこのマイクロ
プログラムを実行することが可能となる。
容を示しておシ、ここで制御フィールド２００ビツト３
がセットされてお９部分直接データモードであることを
示している。また、データ部２１にはあらかじめ制御メ
モリ１の１ステツプの１フイールドと置換する変更デー
タ及びこの変更データを書込む制御レジスタ３のフィー
ルドを指定するフィールド記述子が対で保持されている
。制御回路１５Ｆｉ、連想メモリＴから第２図（ｅ）の
ようなデータを入力して部分直接データモードであるこ
とを認識すると、データ切替器２に対して制御メモリ１
を選択するように制御するので、この時点でのアドレス
に従ったデータが制御メモリ１からデータ切替器２を介
して制御レジスタ３に書込まれる。次に制御回路１５は
、データ切替器２に対して連想メモリＴのデータ部分９
を選択するように制御した後、あらかじめデータ部分９
に保持されている１フィールド分の変更データをデータ
切替器２を介して同じくデータ部分９に保持されている
フィールド記述子が指定する制御レジスタ３のフィール
ドへ書込む。ただしこのとき、制御レジスタ３の指定さ
れたフィールド以外のフィールドには何も書込まれず、
従ってこれらのフィールドのデータは変化しない。この
結果、マイクロプログラムの任意のステップの任意のフ
ィールドのデータを変更データと置換してこのマイクロ
プログラムを実行することが可能となる。
（４）部分直接アドレスモードの実施例部分直接アドレ
スモードは、制御メモリＩＫ格納されているマイクロプ
ログラムの任意のステップの任意のフィールドのデータ
を別のアドレスの任意のステップの上記任意のフィール
ドに和尚するフィールドのデータと置換してこのマイク
ロプログラムを実行するモードである。
スモードは、制御メモリＩＫ格納されているマイクロプ
ログラムの任意のステップの任意のフィールドのデータ
を別のアドレスの任意のステップの上記任意のフィール
ドに和尚するフィールドのデータと置換してこのマイク
ロプログラムを実行するモードである。
第２図（ｄ）は連想メモリ７のデータ部分９のデータ内
容を示してお沙、ここで制御フィールド２００ビツト４
がセットされてお多部分直接データモードであることを
示している。また、データ部２１にはあらかじめマイク
ロアドレスレジスタ５から出力される制御メモリ１の読
出しアドレスと置換する再読出しアドレス及びこの再読
出しアドレスによって読出されたデータを書込む制御レ
ジスタ３のフィールドを指定するフィールド記述子が対
で保持されている。制御回路１５は、連想メモリ７から
第２図（ｄ）のようなデータを入力して部分直接アドレ
スモードであることを認識すると、アドレス切替器４に
対して連想メモリＴのデータ部分９を選択するように制
御するとともに、データ切替器２１Ｃ対して制御メモリ
１を選択するように制御する。従って、あらかじめ連想
メモリ７のデータ部分９に保持されていた再読出しアド
レスはアドレス切替器４を介して制御メモリ１へ出力さ
れるので、この再読出しアドレスに応じたデータがデー
タ切替器２を介して制御レジスタ３へ出力される。この
データはあらかじめ連想メモリＴのデータ部分９に保持
されていたフィールド記述子の指定する制御レジスタ３
のフィールドに８込１れることになる。この結果、マイ
クロプログツムの任意のステップの任意のフィールドの
データを別のアドレスの任意のステップの上記任意のフ
ィールドに相当するフィールドのデータと置換してこの
マイクロプログラムを実行することが可能となる。
容を示してお沙、ここで制御フィールド２００ビツト４
がセットされてお多部分直接データモードであることを
示している。また、データ部２１にはあらかじめマイク
ロアドレスレジスタ５から出力される制御メモリ１の読
出しアドレスと置換する再読出しアドレス及びこの再読
出しアドレスによって読出されたデータを書込む制御レ
ジスタ３のフィールドを指定するフィールド記述子が対
で保持されている。制御回路１５は、連想メモリ７から
第２図（ｄ）のようなデータを入力して部分直接アドレ
スモードであることを認識すると、アドレス切替器４に
対して連想メモリＴのデータ部分９を選択するように制
御するとともに、データ切替器２１Ｃ対して制御メモリ
１を選択するように制御する。従って、あらかじめ連想
メモリ７のデータ部分９に保持されていた再読出しアド
レスはアドレス切替器４を介して制御メモリ１へ出力さ
れるので、この再読出しアドレスに応じたデータがデー
タ切替器２を介して制御レジスタ３へ出力される。この
データはあらかじめ連想メモリＴのデータ部分９に保持
されていたフィールド記述子の指定する制御レジスタ３
のフィールドに８込１れることになる。この結果、マイ
クロプログツムの任意のステップの任意のフィールドの
データを別のアドレスの任意のステップの上記任意のフ
ィールドに相当するフィールドのデータと置換してこの
マイクロプログラムを実行することが可能となる。
（５）部分間接データモードの実施例
部分間接データモードは、制御メモリＩＫ格納されてい
るマイクロプログラムの任意のステップを作業メモ！７
１２に格納されている変更データと１フィールド単位に
置換してこのマイクロプログラムを実行するモードであ
る。
るマイクロプログラムの任意のステップを作業メモ！７
１２に格納されている変更データと１フィールド単位に
置換してこのマイクロプログラムを実行するモードであ
る。
第２図（Ｏ）は連想メモリＴのデータ部分８のデータ内
容を示しておシ、ここで制御フィールド２００ビツト５
がセットされてお多部分間接データモードであることを
示している。また、データ部２１にはあらかじめ作業メ
モリ１２のアドレスが保持されている。第２図＆）はこ
の作業メモリ１２の直接フィールド１３の内容を示して
おり、直接フィールド１３には１フィールド分の変更デ
ータ及びこの変更データを書込む制御レジスタ３のフィ
ールドを指定するフィールド記述子が対で保持されてい
る。制御回ｗｔ１５は、連想メモリＴから第２図（・）
のようなデータを入力して部分間接データモードである
ことを認識すると、まず連想メモリＴのデータ部分に保
持されている作業用メモリ１２のアドレスを作業用カウ
ンタ１１ヘセツトした後、作業用カウンタ１１の出力を
作業メモリ１２の読出しアドレスとして用い作業メモリ
１２の直接フィールド１３を読出すとともに１データ切
替器２に対して作業メモリ１２の直接フィールド１３を
選択するように制御する。従って、この直接フィールド
１３に保持されている１フィールド分の変更データはデ
ータ切替器２を介して制御レジスタ３へ出力され、この
データと対で［接フイ〜ルド１３に保持されているフィ
ールド記述子によって指定された制御レジスタ３のフィ
ールドに書込れることＫなる。さらに、作業カウンタ１
１のインクリメント動作に従って順次上述と同様の動作
が行なわ″れることＫよって作業メモリ１２の直接フィ
ールド１３から読出され九データが順次制御レジスタ３
の各フィールドに書込まれることになる。仁の結果、マ
イクロプログラムの任意のステップを１フィールド単位
に変更データと置換して、すなわちｌフィールド単位に
新九に作成して仁のマイクロプログラムを実行すること
が可能となる。
容を示しておシ、ここで制御フィールド２００ビツト５
がセットされてお多部分間接データモードであることを
示している。また、データ部２１にはあらかじめ作業メ
モリ１２のアドレスが保持されている。第２図＆）はこ
の作業メモリ１２の直接フィールド１３の内容を示して
おり、直接フィールド１３には１フィールド分の変更デ
ータ及びこの変更データを書込む制御レジスタ３のフィ
ールドを指定するフィールド記述子が対で保持されてい
る。制御回ｗｔ１５は、連想メモリＴから第２図（・）
のようなデータを入力して部分間接データモードである
ことを認識すると、まず連想メモリＴのデータ部分に保
持されている作業用メモリ１２のアドレスを作業用カウ
ンタ１１ヘセツトした後、作業用カウンタ１１の出力を
作業メモリ１２の読出しアドレスとして用い作業メモリ
１２の直接フィールド１３を読出すとともに１データ切
替器２に対して作業メモリ１２の直接フィールド１３を
選択するように制御する。従って、この直接フィールド
１３に保持されている１フィールド分の変更データはデ
ータ切替器２を介して制御レジスタ３へ出力され、この
データと対で［接フイ〜ルド１３に保持されているフィ
ールド記述子によって指定された制御レジスタ３のフィ
ールドに書込れることＫなる。さらに、作業カウンタ１
１のインクリメント動作に従って順次上述と同様の動作
が行なわ″れることＫよって作業メモリ１２の直接フィ
ールド１３から読出され九データが順次制御レジスタ３
の各フィールドに書込まれることになる。仁の結果、マ
イクロプログラムの任意のステップを１フィールド単位
に変更データと置換して、すなわちｌフィールド単位に
新九に作成して仁のマイクロプログラムを実行すること
が可能となる。
（６）部分間接アドレスモードｏｕｓｔ例部分間接アド
レスモードは、制御メモリ１に格納されているマイクロ
プログラムの任意のステップの任意のフィールドのデー
タを作業メモリ１２に格納されている別のアドレスの任
意のステップの上記任意のフィールドに相当するフィー
ルドのデータと１フィールド単位に置換してこのマイク
ロプログラムを実行するモードである。
レスモードは、制御メモリ１に格納されているマイクロ
プログラムの任意のステップの任意のフィールドのデー
タを作業メモリ１２に格納されている別のアドレスの任
意のステップの上記任意のフィールドに相当するフィー
ルドのデータと１フィールド単位に置換してこのマイク
ロプログラムを実行するモードである。
第２図（ｇ）は連想メモリＴのデータ部分９のデータ内
容を示しておシ、ここで制御フィールド２０のビット８
がセットされてお多部分間接アドレスモードであること
を示している。また、データ部２１にはあらかじめ作業
メモリ１２のアドレスが保持されている。第２図（ｈ）
はこの作業メモリ１２０間接フィールド１４の内容を示
しておシ、間接フィールド１４にはあらかじめ制御メモ
リ１の再読出しアドレス及びこの再読出しアドレスで指
定される制御メモリ１のデータを書込む制御レジスタ３
のフィールドを指定するフィールド記述子が対で保持さ
れている。制御回路１５は、連想メモリＴから第２図（
ｇ）のようなデータを入力して部分間接アドレスモード
であることを認識すると、連想メモリ１のデータ部分９
に保持されている作業用メモリ１２のアドレスを作業用
カウンタ１１ヘセツトした後、作業用カウンタ１１の出
力を作業メモリ１２の読出しアドレスとしてこの作業メ
モリ１２の間接フィールド１４を読出すとともに、アド
レス切替器４に対して間接フィールド１４を選択するよ
うに制御する。さらに１制御回路１５は、データ切替器
２に対して制御メモリ１を選択するように制御する。従
って、間接フィールド１４に保持されている再読出しア
ドレスはアドレス切替器４を介して制御メモリ１へ出力
されるので、この再読出しアドレスに応じたデータがデ
ータ切替器２を介して制御レジスタ３へ出力される。こ
のデータは、あらかじめこのデータと対で間接フィール
ド１４に保持されているフィールド記述子によって指定
された制御レジスタ３のフィールドに書込まれるととく
なる。さらに、作業カウンタ１１のインクリメント動作
に従って順次、上述と同様の動作が行なわれることによ
って作業メモリ１２の間接フィールド１４から読出され
た再読出しアドレスに従って制御メモリ１から読出され
たデータが順次制御レジスタ３の各フィールドに書込ま
れることになる。この結果、マイクロプログラムの任意
のステップの任意のフィールドのデータを、別のアドレ
スの任意のステップの上記任意のフィールドに相当する
フィールドのデータと１フィールド単位に置換して、す
なわち１フィールド単位に新たに作成してこのマイグロ
ブログラムを実行することが可能となる。
容を示しておシ、ここで制御フィールド２０のビット８
がセットされてお多部分間接アドレスモードであること
を示している。また、データ部２１にはあらかじめ作業
メモリ１２のアドレスが保持されている。第２図（ｈ）
はこの作業メモリ１２０間接フィールド１４の内容を示
しておシ、間接フィールド１４にはあらかじめ制御メモ
リ１の再読出しアドレス及びこの再読出しアドレスで指
定される制御メモリ１のデータを書込む制御レジスタ３
のフィールドを指定するフィールド記述子が対で保持さ
れている。制御回路１５は、連想メモリＴから第２図（
ｇ）のようなデータを入力して部分間接アドレスモード
であることを認識すると、連想メモリ１のデータ部分９
に保持されている作業用メモリ１２のアドレスを作業用
カウンタ１１ヘセツトした後、作業用カウンタ１１の出
力を作業メモリ１２の読出しアドレスとしてこの作業メ
モリ１２の間接フィールド１４を読出すとともに、アド
レス切替器４に対して間接フィールド１４を選択するよ
うに制御する。さらに１制御回路１５は、データ切替器
２に対して制御メモリ１を選択するように制御する。従
って、間接フィールド１４に保持されている再読出しア
ドレスはアドレス切替器４を介して制御メモリ１へ出力
されるので、この再読出しアドレスに応じたデータがデ
ータ切替器２を介して制御レジスタ３へ出力される。こ
のデータは、あらかじめこのデータと対で間接フィール
ド１４に保持されているフィールド記述子によって指定
された制御レジスタ３のフィールドに書込まれるととく
なる。さらに、作業カウンタ１１のインクリメント動作
に従って順次、上述と同様の動作が行なわれることによ
って作業メモリ１２の間接フィールド１４から読出され
た再読出しアドレスに従って制御メモリ１から読出され
たデータが順次制御レジスタ３の各フィールドに書込ま
れることになる。この結果、マイクロプログラムの任意
のステップの任意のフィールドのデータを、別のアドレ
スの任意のステップの上記任意のフィールドに相当する
フィールドのデータと１フィールド単位に置換して、す
なわち１フィールド単位に新たに作成してこのマイグロ
ブログラムを実行することが可能となる。
以上説明したようにこの発明によれば、制御メモリに記
憶されているマイクロプログラムの実行の際に次のよう
な修正を行うことが可能である。
憶されているマイクロプログラムの実行の際に次のよう
な修正を行うことが可能である。
（１３マイクロプログラムの任意のステップを新たに別
のステップと置換する。
のステップと置換する。
（２）マイクロプログラムを任意のアドレスに分岐させ
る。
る。
（３） マイクロプログラムの任意のステップの任意
のフィールドのデータを新たに他のデータと置換する。
のフィールドのデータを新たに他のデータと置換する。
（４）マイクロプログラムの任意のステップの任意のフ
ィールドのデータを他の任意のステップの任意のフィー
ルドのデータと置換する。
ィールドのデータを他の任意のステップの任意のフィー
ルドのデータと置換する。
＜５） マイクロプログラムのステップを１フィール
ド単位で新たに作成してこれを実行する。
ド単位で新たに作成してこれを実行する。
（６） マイクロプログラムの任意のステップの任意
のフィールドのデータを他の任意のステップの任意のフ
ィールドのデータと置換することによって新九にステッ
プを作成してこれを実行する。
のフィールドのデータを他の任意のステップの任意のフ
ィールドのデータと置換することによって新九にステッ
プを作成してこれを実行する。
したがって従来に比べて容易にマイクロプログラムを修
正することが可能となシ、シかも制御メモリに格納する
マイクロプログラムのステップ数は増加しないので従来
のように制御メモリのコストが上昇することやこの制御
メモリの性能が低下することがない。
正することが可能となシ、シかも制御メモリに格納する
マイクロプログラムのステップ数は増加しないので従来
のように制御メモリのコストが上昇することやこの制御
メモリの性能が低下することがない。
第１図はこの発明の一実施例を示すブロック図、第２図
−）〜（ｄ）、（＠）及びωは連想メモリのデータ部分
のデータフォーマット図、第２図（ｒ）、（ｈ）は作業
メモリのデータフォーマット図である。 １・・φ・制御メモリ、２・−・・データ切替器、３・
・争・制御レジスタ、４−・・・アドレス切替器、７・
・・・連想メモリ、１１−・・・作業カウンタ、１２・
・・・作業メモリ、１５・・・φ制御回路。 第１図
−）〜（ｄ）、（＠）及びωは連想メモリのデータ部分
のデータフォーマット図、第２図（ｒ）、（ｈ）は作業
メモリのデータフォーマット図である。 １・・φ・制御メモリ、２・−・・データ切替器、３・
・争・制御レジスタ、４−・・・アドレス切替器、７・
・・・連想メモリ、１１−・・・作業カウンタ、１２・
・・・作業メモリ、１５・・・φ制御回路。 第１図
Claims (6)
- （１）マイクロプログラムを記憶する読出し専用の制御
メモリと、 前記制御メモリの読出しアドレスを索引情報としてキー
部分に保持し、このキー部分に対応するデータ部分に前
記制御メモリに保持されているデータに替える変更デー
タを保持し、前記制御メモリの読出しアドレスとこの読
出しアドレスによつて検索された前記キー部分の索引情
報とが一致したとき一致信号を出力する連想記憶手段と
、前記一致信号に応じて前記制御メモリの出力に替えて
前記変更データを出力するデータ切替手段と を有することを特徴とするマイクロプログラム制御装置
。 - （２）マイクロプログラムを記憶する読出し専用の制御
メモリと、 前記制御メモリの読出しアドレスを索引情報としてキー
部分に保持し、このキー部分に対応するデータ部分に前
記制御メモリのマイクロプログラムの分岐アドレスを保
持し、前記制御メモリの読出しアドレスとこの読出しア
ドレスによつて検索された前記キー部分の索引情報とが
一致したとき一致信号を出力する連想記憶手段と、 前記一致信号に応じて前記制御メモリの読出しアドレス
に替えて前記分岐アドレスを前記制御メモリへ出力する
アドレス切替手段と を有することを特徴とするマイクロプログム制御装置。 - （３）マイクロプログラムを記憶する読出し専用の制御
メモリと、 複数のフィールドからなる制御レジスタ手段と、前記制
御メモリの読出しアドレスを索引情報としてキー部分に
保持し、このキー部分に対応するデータ部分に前記制御
レジスタ手段の１フィールド分の変更データとこの制御
レジスタ手段の書込みフィールド指定情報とを保持し、
前記制御メモリの読出しアドレスとこの読出しアドレス
によつて検索された前記キー部分の索引情報とが一致し
たとき一致信号を出力する連想記憶手段と、前記一致信
号に応じて、前記１フィールド分の変更データを前記書
込みフィールド指定情報が指定する前記制御レジスタ手
段のフィールドに書込む制御手段と を有することを特徴とするマイクロプログラム制御手段
。 - （４）マイクロプログラムを記憶する読出し専用の制御
メモリと、 複数のフィールドからなる制御レジスタ手段と、前記制
御メモリの読出しアドレスを索引情報としてキー部分に
保持し、このキー部分に対応するデータ部分に前記制御
メモリの再読出しアドレスと前記制御レジスタ手段の書
込みフィールド指定情報とを保持し、前記制御メモリの
読出しアドレスとこの読出しアドレスによつて検索され
た前記キー部分の索引情報とが一致したとき一致信号を
出力する連想記憶手段と、 前記一致信号に応じて前記再読出アドレスを選択して前
記制御メモリに出力するアドレス切換手段と、 前記アドレス切換手段から出力された再読出しアドレス
に応じて前記制御メモリから再読出しされたデータを前
記書込みフィールド指定情報が指定する前記制御レジス
タ手段のフィールドに書込む制御手段と を有することを特徴とするマイクロプログラム制御装置
。 - （５）マイクロプログラムを記憶する読出し専用の制御
メモリと、 複数のフィールドからなる制御レジスタ手段と、前記制
御メモリの変更データと前記制御レジスタ手段のフィー
ルド指定情報とを対にして保持する作業メモリと、 前記制御メモリの読出しアドレスを索引情報としてキー
部分に保持し、このキー部分に対応するデータ部分に前
記作業メモリのアドレスを保持し、前記制御メモリの読
出しアドレスとこの読出しアドレスによつて検索された
前記キー部分の索引情報が一致したとき一致信号を出力
する連想記憶手段と、 前記連想記憶手段から出力される前記作業メモリのアド
レスを保持し、このアドレスの値をインクリメントして
前記作業メモリへ出力するカウント手段と、 前記一致信号に応じて、前記作業メモリから読出した前
記変更データをこの変更データに対応する前記フィール
ド指定情報が指定する前記制御レジスタ手段のフイール
ドへ書込む制御手段とを有することを特徴とするマイク
ロプログラム制御装置。 - （６）マイクロプログラムを記憶する読出し専用の制御
メモリと、 複数のフィールドからなる制御レジスタ手段と、前記制
御メモリのアドレス情報と前記制御レジスタ手段のフィ
ールド指定情報とを対にして保持する作業メモリと、 前記制御メモリの読出しアドレスを索引情報としてキー
部分に保持し、このキー部分に対応するデータ部分に前
記作業メモリのアドレスを保持し、前記制御メモリの読
出しアドレスととの読出しアドレスによつて検索された
前記キー部分の索引情報が一致したとき一致信号を出力
する連想記憶手段と、 前記連想記憶手段から出力される前記作業メモリのアド
レスを保持し、このアドレスの値をインクリメントして
前記作業メモリへ出力するカウント手段と、 前記一致信号に応じて、前記作業メモリから読出した前
記制御メモリのアドレス情報に従つてこの制御メモリか
らデータを読出し、このデータを前記アドレス情報に対
応する前記フィールド指定情報が指定する前記制御レジ
スタ手段のフイールドへ書込む制御手段と を有することを特徴とするマイクロプログラム制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203002A JPH06105429B2 (ja) | 1988-08-15 | 1988-08-15 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203002A JPH06105429B2 (ja) | 1988-08-15 | 1988-08-15 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0251734A true JPH0251734A (ja) | 1990-02-21 |
| JPH06105429B2 JPH06105429B2 (ja) | 1994-12-21 |
Family
ID=16466705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203002A Expired - Lifetime JPH06105429B2 (ja) | 1988-08-15 | 1988-08-15 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105429B2 (ja) |
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