JPS5917461B2 - 許されたマクロインストラクシヨンと禁止されたマクロインストラクシヨンをほん訳し制御するための装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル電子計算機の動作システムに関し、
詳細にはプログラマにより決定されるマクロインストラ
クシヨンを実行するためにマイクロプログラミングを使
用するそのような動作システムに関する。

制御用の論理マトリクスを有するコンピユータおよび制
御用にマイクロプログラミングを有するコンピユータが
これまでに提案されている。

（１）制御のために論理マトリクスを使用するコンピユ
ータではマクロィンストラクシヨンのオペレーテイング
コードがそれにより条件づけられる以降のスタータスを
通じて展開する論理マトリクスへの入力を与える。この
論理マトリクスの出力はオペレーテイングコード以外の
マクロインストラクシヨンを実行するに必要なマクロィ
ンストラクシヨンの部分をとり出すに必要なコマンドを
与える。マクロィンストラクシヨンに含まれる情報はこ
の論理マトリクスがマクロィンストラクシヨンをとり出
し実行する様式を条件づける。論理マトリクスの構成は
固定されている。すなわちコンピユータのユーザがオペ
レーティングコードを変えたいとき、あるいは異つた付
加的マクロインストラクシヨンを与えたいときには論理
マトリクス全体を変更しなければならない。一般にこの
変更に必要な費用と時間は大きい。これは通常論理マト
リクスはコンピユータ内に配置されるモジユラユニツト
形には構成されず、むしろコンピユータの内容に従つて
任意時に配置された複数の論理回路で形Ｃ成されるとい
う事実のために上記の点はさらに大きな問題となる。（
２）マィクロプログラムドコンピユータでは、マクロイ
ンストラクシヨンのオペレーテイングコードは一組のマ
ィクロィンストラクシヨンからなるマイクロプログラム
を含む読取専用メモリ（またはプログラム可能な読取専
用メモリ）へのアドレスを与える。

それ故、各マクロインストラタシヨンをとり出して実行
するために別のマイクロプログラムが用いられる。この
システ．ムは各マクロインストラクシヨンと共に用いら
れるマイクロプログラムが読取専用メモリを交換するこ
とにより変られるために（１）の構成よりも融通性があ
る。しかしながら、経験によれば、従来のマイクロプロ
グラミング回路はその総合．的な有用性を制限するよう
な多くの制限を有することがわかつた。例えば、各マク
ロインストラクシヨンのオペレーティングコードは一般
に読取専用メモリにアドレスを与えると共に特定の制御
機能を行うハード・ワィヤドデコーダ回路によりデコー
ドされる。

このデコーダ回路は一般にコンピユータ全体に使用され
る論理回路の形（ハードウエア）をとる。読取専用メモ
リを置きかえることにより特定のオペレーテイングコー
ドに関係するマイクロプログラムを変更することは可能
であるが、このオペレーティングコード用のデコーダ回
路を簡単且つ便利に変更することは不可能である。ある
種のマィクロプログラムドコンピユータでは新しいマク
ロィンストラクシヨンと新しいそれに対応するマイクロ
プログラムを加えることにより性能を向上させることは
可能であるかもしれない。しかしながら、この新しいマ
クロィンストラクシヨンのオペレーテイングコードはデ
コーダ回路に高価で時間のかかる変更を行わないかぎり
デコードされ得ない。従来従術のこれら欠点を克服する
ために、本発明は許されたオペレーティングコードから
なる許されたマクロインストラクシヨンを実行しそして
禁止されたあるいは不適当なオペレーテイングコードか
らなる禁止されたマクロインストラクシヨンを確認する
ようになつたコンピユータのオペレーテイングシステム
を制御するための改善された装置を提供する。マクロイ
ンストラクシヨンまたはプログラムインストラクシヨン
は一般に付加的な情報にもとづき演算されるべきデータ
のロケーシヨンについての情報と共にオペレーテイング
コードまたはフアンクシヨンコードからなることは知ら
れている。

これらマクロィンストラクシヨンは含まれるデータの量
により長短がある。しかしながら、一つのコンピユータ
で使用されるすべてのオペレーティングコードは同一の
長さをもつ。これらオペレーテイングコードはインスト
ラクシヨンのタイプと行われるべきオペレーシヨンのタ
イプを示す。オペレーティングコードの長さがきまつて
しまうと、ある数の異つたオペレーテイングコードとそ
れに関係したマクロィンストラクシヨンをもつことが出
来る。しかしながら、一つのコンピユータにおいてはあ
る数のビツトで表わすことの出来るオペレーティングコ
ードの全部がマクロィンストラクシヨンを特徴づけるた
め有効に使用されるのではなく一般にその一部である。

マクロインストラクシヨン（これに対しコンピユータが
それらの実行を許すマイクロプログラミングリソースを
備えている）に関係して使用されるこれらオペレーテイ
ングコードは許されたオペレーテイングコードとされる
。

他のビツトの組合せは禁止されたまたは不適当とされる
オペレーティングコードを特徴づける。このような禁止
されたオペレーティングコードは禁止されたマクロィン
ストラクシヨン、すなわちそれを実行するための資源が
コンピユータにはないようなマタロインストラクシヨン
に関連づけられる。

本発明の第１の特徴によれば、許されたオペレーテイン
グコードを含む許されたマクロィンストラクシヨンを実
行し、禁止されたオペレーティングコードを含む禁止さ
れたマクロィンストラクシヨンを識別するディジタルコ
ンピユータオペレーテイングシステムにおいて、各々が
１つの許されたオペレーティングコードに対応する複数
の許されたディジタルワードを記憶するとともに少なく
とも１つの禁止されたオペレーテイングコードに対応す
る少なくとも１つの禁止されたデイジタルワードを記憶
するための第１のメモリ装置２０と；１つの許されたオ
ペレーテイングコードに応答して第１のメモリ装置２０
から１つの許されたディジタルワードを読出し、１つの
禁止されたオペレーテイングコードに応答して第１のメ
モリ装置２０から１つの禁止されたデイジタルワードを
読出すためのアドレス装置２５と：許されたマクロィン
ストラクシヨンを実行可能にする複数のマィクロィンス
トラクシヨンを記瞳するための第２のメモリ装置２と：
１つの許されたディジタルワードの読出しに応答して許
されたマクロィンストラクシヨンを実行し、１つの禁止
されたディジタルワードの読出しに応答して指示信号を
発生するための制御装置（メモリ２を除く回路Ｃｌ，４
，２６，３ｌ，３３，３２，２２，２３）と：を具備す
る、許されたマクロィンストラクシヨンと禁止されたマ
クロインストラクシヨンを解釈し制御するための装置が
提供される。

そのようなシステムには多くの利点がある。

例えば多くのコンピユータは異つた容量および性能をも
つが多くの同様のマクロィンストラクシヨンをもつライ
ンまたはフアミリとして設計される。これらコンピユー
タは小容量のコンピユータの内部デコール（コンピユー
タの許されたマクロィンストラクシヨン群をいう）に含
まれるマクロィンストラクシヨンも同一のフアミリ内の
より大きなコンピユータの内部デコールに含まれるとい
う点で両立しうる。この特徴は一つのラインにおけるよ
り大きいコンピユータによる同一ライン内の一つのコン
ピユータに対して書込まれたプログラムの実行を可能に
する。

しかしながら、その逆は必ずしも真ではない。例えば大
きなコンピユータに書込まれたプログラムは予備テスト
あるいはインストラクシヨンの内のいくつかが小さい方
のコンピユータの内部デコールに含まれていないかを決
定するためのほん訳なしにはその小さいコンピユータで
実行することは出来ない。

本発明はこのテストを行うための便利な装置を提供しそ
してコンピユータの内部デコールのマクロィンストラク
シヨンの有無についての情報を直ちに与える。さらにス
ーパービザリ（ＳｕｐｅｒｖｉｓＯｒｙ）ソフトウエア
ルーチンによりコンピユータの内部デコール内に含まれ
ないインストラクシヨンを実行することはしばしば可能
である。

この処理の一例は繰返し加算により行われる乗算インス
トラクシヨンである。スーパービザリソフトウエアルー
チンの使用は同一フアミリ内の小さいコンピユータによ
り大きいコンピユータ用に書かれたプログラムを行いう
るようにする。しかしながら小さいコンピユータでこの
プログラムを行うためにはそのプログラム内の各マクロ
ィンストラクシヨンのオペレーティングコードはそのコ
ンピユータの内部デコールにそれが含まれているかどう
かを確認するためにチエツクされねばならない。もし含
まれていれば、そのマイクロィンストラクシヨンがその
コンピユータに含まれたマイクロプログラムによりとり
出され実行される。もしこのマクロィンストラクシヨン
がそのコンピユータの内部デコール内にないがスーパー
ビザリソフトウエアプログラムで演算されうるならば、
そのオペレーティングコードに対応するメモリ内に記憶
された禁止デイジタルワードがそのソフトウエアルーチ
ンをスタートさせる情報を与える。スーパービザリプロ
グラムによりこのマイクロインストラクシヨンをほん訳
する方法がないならば一つの指示がオペレータに与えら
れてこの装置がストツプされる。本発明はさらに新しい
ソフトウエアルーチンとマクロインストラクシヨンがこ
のコンピユータに加えられたときこのコンピユータを更
新する便利な装置を与える。

これら変更と加入の夫々は第一メモリ装置の内容および
マイクロプログラミング装置（マイクロプログラミング
メモリ）の内容を変えるだけでよい。本発明の第２の特
徴によれば、ディジタルコンピユータにおいて、一連の
マィクロィンストラクシヨンからなるマイクロプログラ
ムによつて、許されたオペレーティングコードを含むマ
クロィンストラクシヨンを実行し、かつ禁止されたオペ
レーテイングコードを含む禁止されたマクロィンストラ
クシヨンを識別するためのマイクロプログラム型制御装
置であつて、複数のマイクロィンストラクシヨンを記憶
するためのマイクロプログラムメモリ２と；前記マイク
ロプログラムメモリに対するアドレスレジスタ５と：前
記マイクロプログラムメモリに対する出力レジスタ３と
：各々が１つの許されたオペレーティングコードに対応
する複数の許されたディジタルワードを収容し、かつ少
なくとも１つの禁止されたオペレーティングコードに対
応する少なくとも１つの禁止されたディジタルワードを
記憶するためのトランスコードメモリ２０と：１つのオ
ペレーテイングコードでトランスコードメモリをアドレ
スして対応するディジタルワードを読出すためのアドレ
ス装置２５と；マイクロプログラムメモリ２から読出さ
れたマィクロインストラクシヨンと１つのデイジタルワ
ードの少なくとも一部とを入力に受取り、連続するマイ
クロインストラクシヨンと１つのディジタルワードのデ
コーデイングを通じて一連のマイクロコマンド組を発生
するデコーダ回路網４と：トランスコードメモリ２０の
出力からデコーダ回路網４への第１の通信路、トランス
コードメモリ２０の出力からアドレスレジスタ５への第
２の通信路２６、およびマイクロプログラムメモリ２の
出力からデコーダ回路網４への第３の通信路を含む通信
回路網と：デイジタルコンピユータの動作を指示するマ
イクロコマンドＣＴｌ，ＣＴ２・・・・・・ＣＴｎを受
取り、許されたデイジタルワードの読出しに応答して許
されたマクロィンストラクシヨンを実行せしめ、禁止さ
れたディジタルワードの読出しに応答して禁止されたマ
クロィンストラクシヨンを識別するための制御回路網２
９，９，１０，１１，１２，１３，１４，１５，１６，
２９，３２，２２，２３と：を具備するマイクロプログ
ラム型制御装置が提供される。

このように構成されたマイクロプログラム型制御装置で
は、第２の通信路２６とアドレスレジスタ５を介してト
ランスコードメモリ２０の出力情報によりマイクロプロ
グラムメモリ２をアクセスすることができ、特に実行マ
イクロプログラムをスタートさせるためのアドレス情報
がトランスコードメモリ２０の出力から第２の通信路２
６を介してアドレスレジスタ５にロード可能である。

本発明の第３の特徴によれば、ディジタルコンピユータ
において、一連のマィクロインストラクシヨンからなる
マイクロプログラムによつて、許されたオペレーテイン
グコードを含むマクロィンストラクシヨンを実行し、か
つ禁止されたオペレーテイングコードを含む禁止された
マクロィンストラクシヨンを識別するためのマイクロプ
ログラム型制御装置であつて、複数のマイクロインスト
ラクシヨンを記憶するためのマイクロプログラムメモリ
２と：マイクロプログラムメモリに対するアドレスレジ
スタ５と：マィクロプログラムメモリに対する出力レジ
スタ３と：各々が１つの許されたオペレーテイングコー
ドに対応する複数の許されたディジタルワードを収容し
、かつ少なくとも１つの禁止されたオペレーティングコ
ードに対応する少なくとも１つの禁止されたデイジタル
ワードを記憶するためのトランスコードメモリ２０と：
１つのオペレーティングコードまたは別のアドレス情報
でトランスコードメモリ２０をアドレスして対応するデ
イジタルワードを読出すためのアドレス装置２５と：マ
イクロプログラムメモリ２から読出されたマィクロイン
ストラクシヨンと１つのディジタルワードの少なくとも
一部とを入力に受取り、連続するマィクロィンストラク
シヨンと１つのディジタルワードのデコーディングを通
じて一連のマイクロコマンド組を発生するデコーダ回路
網４と；トランスコードメモリ２０の出力からデコーダ
回路網４への第１の通信路、トランスコードメモリ２０
の出力からアドレスレジスタ５への第２の通信路、マイ
クロプログラムメモリ２の出力からデコーダ回路網４へ
の第３の通信路、および禁止されたデイジタルワードを
指定するアドレス情報でトランスコードメモリ２０をア
ドレスするためのトランスコードメモリ２０の出力から
アドレス装置２５への第４の通信路２４を含む通信回路
網と：ディジタルコンピユータの動作を指示するマイク
ロコマンドＣＴｌ，ＣＴ２，・・・・・・ＣＴｎを受取
り、禁止されたオペレーティングコードによるトランス
コードメモリ２０のアドレスに応答して禁止されたマク
ロインストラクシヨンを識別し、かつまた許されたオペ
レーティングコードによる前記トランスコードメモリの
アドレスに応答し、第１のマイクロプログラムの連続す
るマィクロィンストラクシヨンと１つの許されたディジ
タルワードのデコーデイング、および第２のマイクロプ
ログラムの連続するマイクロインストラクシヨンと１つ
の禁止されたディジタルワードのデコーディングを通じ
て発生されるマイクロコマンド組に従つて許されたマク
ロィンストラクシヨンを実行せしめるための制御回路網
２９，９，１０，１１，１２，１３，１４，１５，１６
，２９，３２，２２，２３と；を具備するマイクロプロ
グラム型制御装置が提供される。このように構成された
マイクロプログラム型制御装置では、禁止されたディジ
タルワードを指定するアドレス情報でトランスコードメ
モリ２０をアクセスするためトランスコードメモリ２０
の出力からアドレス装置２５へ至る第４の通信路２４が
さらに設けられ、許されたオペレーティングコードに対
しては対応するディジタルワードの読出しに続いてその
デイジタルワードに含まれるアドレス情報の指定する禁
止されたディジタルワードがアドレス装置２５により読
出されて、当該許されたマクロィンストラクシヨンを実
行せしめる。

かくして禁止されたディジタルワードが一定条件下で許
されたディジタルワードと同等の機能を果すように有効
利用され、これによつて許されたデイジタルワードの拡
張化あるいは資源の節約、特にトランスコードメモリの
小容量化、トランスコードメモリ用出力レジスタの省略
化等の利点が得られる。ある情報、好適には許されたマ
クロィンストラクシヨンの実行に必要なものがそのマク
ロインストラクシヨン！ごより呼び出されるべき許され
たディジタルワードに関係した禁止されたデイジタルワ
ードに含まれる。

このマクロィンストラクシヨンが実行されているとき、
それに対応する許されたデイジタルワードに含まれる情
報が禁止されたデイジタルワードの第一メモリまたはト
ランスコードメモリ２０からの読取を与え、その内容が
このマクロィンストラクシヨンの実行において用いられ
る。この読取られたディジタルワードが禁止されたワー
ドであるという事実に属する情報はこの場合無視される
。

このようにして第一メモリの有効且つ完全な利用が行わ
れる。第１図において、本発明により構成されたコンピ
ユータオペレーティングシステムの一つの好適な形は基
本的には制御ユニツト１とタイミングユニツト１Ａから
なる。

本発明はオペレーティングシステムまたは制御システム
に関するから、このコンピユータの他の部分は省略して
ある。しかしながら、この制御システムがコンピユータ
の他の部分と関連する様は当業者には明らかである。タ
イミングユニツト１Ａはタイミング回路ＴＣとタイミン
グ回路網ＴＮからなる。タイミング回路ＴＣはワンシヨ
ツトマルチバィブレータのようなパルプ発生器からパル
スを受ける複数の中間タツプを有する遅延線どして設計
出来る。

この遅延線はそれが周期的に一連のタイミングパルスを
発生するように外部からのスタート信号または遅延線自
体からのフィードパツク信号により制御される。また発
振器が基本周波数を発生するために使用され、この周波
数は必要なタイミングパルスを得るために双安定マルチ
バイブレータにより分割される。

タイミング回路ＴＣの動作は各タイミングサイクルの終
りのストツプコマンドにより停止される。ケーブルＴｌ
，Ｔ２，・・・Ｔｎ上の選ばれたタイミングパルスはコ
ンピユータ内の数個の回路に直接に送られ、そこでこれ
らはＡＮＤゲートのような論理ゲートの開放を周期的に
制御する。

他のタイミングパルスがケーブルＴＣｌ，ＴＣ２，・・
・ＴＣＮを介してタイミング回路網ＴＮに加えられる。
タイミングユニツトＴＮは制御ユニツト１からケーブル
Ｄ，，Ｄ２・・・ＤＮを介して複数のマイクロコマンド
を受ける。

このタイミングユニツトはＡＮＤゲートのような複数の
論理ゲートからなり、そして必要であればフリツプフロ
ツプあるいはＮＯＲまたはＮＡＮＤのような他のゲート
からなつてもよい。これらゲートは適当な幅と互いに位
相関係をもつタイミングをとられたマイクロコマンドを
つくるためにケーブルＴＣｌ−ＴＣＮから入るタイミン
グパルスによりケーブルＤ１一ＤＮを介して受信された
マイクロコマンドのタイミングをとる。タイミングをと
られたマイクロコマンドはケーブルＣＴｌ−ＣＴＮを介
して制御ユニツト１を含むコンピユータの数個の部分に
分配される。

これらマイクロコマンドがコンピユータが分配される様
はコンビユータの特定の設計によりきまり、そして当業
者には明らかである。第１図において、丸印はＡＮＤゲ
ートまたはＡＮＤゲート群を、そしてこの丸印に接続す
る矢印は、ケーブルＴ１−ＴＮの一つを介してタイミン
グ信号をあるいはＣＴｌ−ＣＴＮの一つを介して適当に
タイミングをとられたマイクロコマンドを受ける入力導
体を示す。

これらマイクロコマンドがコンピユータ内のこれら論理
ゲートを適正に動作させるためつくられねばならぬこと
は制御ユニツトの動作についての以降の説明から明らか
となるであろう。制御ユニツト１は読取専用の第二のメ
モリまたはマイクロプログラムメモリ（ＲＯＳ）２を有
する。

点線Ｃ１で示す回路の残りの部分は、マイクロィンスト
ラクシヨンの実行、ひいてはマクロィンストラクシヨン
の実行を制御するための回路を構成する。この回路はデ
コーダ回路４に情報を与える出力レジスタ（ＲＯＲ）３
を含む。ＲＯＳ２へのアクセスはアドレスレジスタ（Ｒ
ＯＳＡＲ）５、補助アドレスレジスタ（ＲＯＳＡＲｌ）
６およびインクレメンタ回路７を介して与えられる。Ｒ
ＯＳ２は長さ２０ビツトであるとよいマイクロワードま
たはマィクロィンストラクシヨンを含む。

これらマィクロィンストラクシヨンは、コンピユータを
制御しプログラムまたはマクロインストラクションのシ
ーケンスにより動作するマイクロプログラムとして組織
される。ＡＮＤゲート群９−１６は制御ユニツトに関連
した通信チヤンネルの上の信号のトランスフアを制御す
る。各ゲート群はケーブルＴ１・・・ＴＮの一つを介し
て入るタイミング信号またはケーブルＣＴｌ−ＣＴＮの
一つを介して入る特定のマイクロコマンドにより制御さ
れる。例えばゲート群１２，１３，１６はタイミング信
号で制御され、ゲート群９，１０，１１，１４，１５は
タイミングをとられたマイクロコマンドで制御される。

各ゲート群はその入力に一本の線で示される以降でチヤ
ンネルと呼ぶ一組の線上の複数の適当な信号を受け、そ
して開かれるとその出力にそれらを出す。２進形式で予
め選ばれたＲＯＳＯＴドレスを表わす信号群が論理ゲー
トによつては条件づけられないチヤンネル８に入れられ
る。

ＲＯＳのアドレスは適当なコンピユータのコンソールの
キー（図示せず）の設定により行われる開始により、ま
たはタイミング回路ＴＣを作動させるスタートボタンを
押すことにより得られる。チヤンネル８上のアドレスは
ＲＯＳＡＲレジスタ５に入れられ、そしてゲート群１２
がタイミングパルスにより開くと直ちにＲＯＳ２がアド
レスづけされてマイクロインストラクシヨンが読取られ
る。このマィクロィンストラクシヨンはゲート群１６を
通り移されてＲＯＲレジスタ３に入る。

レジスタ３の出力に出るこのマィクロィンストラクシヨ
ンはデコーダ回路４でデコードされる。デコードされた
信号はタイミングをとられたマイクロコマンドに変換の
ためタイミングユニツトＴＮに移される。レジスタ５に
含まれるＲＯＳアドレスはいくつかの方法で更新される
。

このアドレスがゲート群１３、レジスタ６およびゲート
群１４を通じて移されるならばインクレメンタ７で１だ
け増加される。この増加したアドレスはチヤンネル１７
とゲート群１１を通つてレジスタ５に阿び人る。またこ
のアドレスはレジスタ３に記憶されたマィクロインスト
ラクシヨンから得られ、そしてチヤンネル１８とゲート
群１５を通じインクレメンタ７に加えられる適当な因子
Ｋだけ増加することが出来る。さらに、一つの新しいア
ドレスがレジスタ３内に記憶されたマイクロィンストラ
クシヨンにより得られる。

この結果はレジスタ３内に記憶されたある数のビツトを
チヤンネル１８とゲート群１０を介してレジスタ５に移
すことにより得られる。ＲＯＳ２はまたゲート群９によ
り制御されるチヤンネル１９を通じてアドレスづけされ
る。入カチヤンネル１９によりレジスタ５にはＡレジス
タ（図示せず）のようなコンピユータのオペレーティン
グシステム内のワーキングレジスタの一つの内容が入り
うるようになる。このコンピユータはＡレジスタの内容
がオペレーティングシステムの他のレジスタまたは主メ
モリからおよび周辺または外部ユニツトから入るように
設計出来るから、ＲＯＳ２はコンピユータのフレーム内
の任意のデータ源またはコンピユータに接続される任意
のデータ源を用いることによりアドレスづけ出来る。こ
の制御ユニツトの並列性を次に説明する。ＲＯＳアドレ
スのビツトの長さはアドレスづけしなければならないメ
モリ位置の数に関係し、そしてＲＯＳ２から出るマイク
ロワードの長さには無―係である。例えばこれらアドレ
スは約６４．０００のメモリ位置のアドレスづけが可能
な１６ビツトの長さをもつことが出来る。それ故、レジ
スタ５内のＲＯＳアドレスを入れるに用いられるチヤン
ネルは１６本の線をもちレジスタ５と６は１６個のメモ
リセルを有する。

しかしながら、レジスタ３内のセルの数はＲＯＳ２から
読取られるマイクロワードのビツト数に等しく、例えば
２０ビツトである。ＲＯＳアドレスがレジスタ３に記憶
されたマイクロワードから得られると、２０ビツト中の
１６ビツトのみがアドレスとして使用されてチヤンネル
１８を介してレジスタ５に移される。

本発明の好適な実施例によればＲＯＳ２に小さいトラン
スコードメモリ２０が関連づけられる。

好適にはメモリ２０はＲＯＳ２と同じ並列性をもち、こ
れは同じ回路技術によりつくられる。それ故両メモリに
記憶されるマイクロワードの長さは２０ビツトである。
メモリ２０は夫々長さ２０ビツトのトランスコードディ
ジタルワードをもつ例えば２５６のメモリ位置をもつ。
点線Ｃ２で示すものはメモリ２０を制御するための制御
回路である。

メモリ２０内のトランスコードデイジタルワードは８ビ
ツトアドレスレジスタ２５によりアドレスづけされる。
レジスタ２５に記憶された信号からのメモリ２０のアド
レスづけはタイミングをとられたマイクロコマンドで作
動されるゲート群２１を通じて制御される。これらトラ
ンスコードディジタルワードは適当な制御を行うためあ
るいはＲＯＳ２に記憶されたマイクロインストラクシヨ
ンを変更するためにフエツチ（Ｆｅｔｃｈ）および実行
マイクロプログラムにより夫々行われるマクロィンスト
ラクシヨンのフエツチ相と実行相において用いられる。
このため、これらトランスコードデイジタルワードはゲ
ート群２２と２３を通じてデコーダ回路４に加えられる
。ゲート群２２と２３は一般的にトランスコードディジ
タルワードが全部または部分的に次の時点で複数のタイ
ミングをとられたマイクロコマンドの制御のもとでデコ
ーダ回路４に加えられるように働く。

少くともトランスコードディジタルワードの一部がチヤ
ンネル２６とゲート群２７を通じてＲＯＳ２のアドレス
づけのためＲＯＳＡＲレジスタ５にロード可能である。

レジスタ２５にはゲート群２８を通じてコンピユータオ
ペレーティングシステムのレジスタＢ（図示せず）から
移される情報が入り、そこでマクロインストラクシヨン
のオペレーティングコードが保持される。

また、本発明の他の特徴によれば、レジスタ２５にはチ
ヤンネル２４とゲート群２９を通じてトランスコードデ
ィジタルワードからの情報が入る。普通、マクロィンス
トラクシヨンに関連したフエツチおよび実行マイクロプ
ログラムを実行するに必要な全ての情報は例えば２０ビ
ツト以上を有する１つのディジタルワードに含まれ得る
が、本発明の第３の特徴に従えばそのような情報を２つ
のデイジタルワード、すなわち第１のディジタルワード
（許されたディジタルワード）と第２のディジタルワー
ド（禁止されたディジタルワード）とに分配することが
でき、これによつてトランスコードメモリの容量が節減
（小型化）される。

これまでの説明から明らかなように、各ディジタルワー
ドの第一ビツトは関連したフアンクシヨンコードが許さ
れたものか禁止されたものかを示す。そのようなビツト
はワイヤ３１を介しゲート０Ｒ３２を通りワイヤ３３に
移される。

これはワイヤ３３からエラー信号発生ロジツク、詳細に
は図示しない例外信号発生ロジツクへと送られる。その
ようなビツトがＯであれば、これはオペレーテイングコ
ードが禁止されたものであり、対応するマクロィンスト
ラクシヨンがＲＯＳにあるマィクロプログラムでは実行
出来ないことを意味する。この例外信号はコンピユータ
にプログラムの実行をストツプしあるいは適当な処理を
スタートさせる指示を与える。

禁止されたディジタルワードの他の残りのすべてのビツ
トはこの禁止されたオペレーテイングコードのほん訳の
目的には使用されない。

これらは本来（従来）ならば拾てられてしまうであろう
。

それ故、そのようなビツトを許されたオペレーテイング
コードに対応するデイジタルトランスコードワードに関
係づけ、そして許されたデイジタルワードのある数のビ
ツトによりこの禁止されたディジタルワードをアドレス
づけすることによりそのようなビツトを読取るようにす
るとよく、このようにして許されたディジタルワードの
長さが拡張出来る。

メモリ２０の出力における許されたディジタルワードと
その工クズテンションに属する情報のすべてを記憶する
ためのレジスタの配置を避けるために、その工クズテン
ションに含まれる情報はマイクロプログラムの第二相例
えばこの工クズテンション相に関連づけられて第二相の
始めにメモリ２０から読取られる。

この第二相の始めに例外信号が発生するのを回避するた
めに第一ビツトはマスクされねばならない。

メモリ２０を読取るためにゲート群２１を開かせるタイ
ミングをとられたマイクロコマンドはフリツプフロツプ
３０にセツトコマンドを与え、このフリツプフロツプの
反転出力は０Ｒゲート３２の一方の入力に接続される。

第一のディジタルトランスコードワードが読取られると
き、フリツプフロツプ３０はセツトされてその反転出力
の論理レベルがＯになる。

ゲート０Ｒ３２の出力はそれ故読取られるデイジタルワ
ードの第一ビツトの値によりきまる。

このデイジタルワードの工クズテンションが読取られる
ときにはフリツプフロツプ３０はリセツトされてその反
転出力が１になる。ゲート０Ｒ３２の出力は１になりあ
るいは１のままとなりそしてこの読取られるワードの第
一ビツトがマスクされる。

制御ユニツロの動作は次の通りである。

基本的にはこの制御ユニツトはそのコンピユータ用のプ
ログラムに示されたマクロインストラクシヨンを実行す
るための一群のマィクロィンストラクシヨンを行う。

一つのマクロィンストラクシヨンを行うためにそのオペ
レーティングコードがＲＯＳ２に記憶されたマイクロプ
ログラムルーチンによりゲート群２８を通じてレジスタ
２５に入れられる。

レジスタ２５内のオペレーテイングコードはメモリ２０
内の２０ビツトフエツチトランスコードディジタルワー
ドのアドレスとして用いられる。このフエツチディジタ
ルワードのはじめの１２ビツトはゲート群２２，２３を
通じてデコーダ４に加えられる。残りの８ビツトは例え
ばフエツチ相であるこのマィクロプログラムの第一相ペ
リオドにおいてチヤンネル２４上に維持される。これら
８ビツトは第二相において使用されるべきメモリ２０内
の他のディジタルワードを選択するためのアドレスとし
て用いられる。メモリ２０から読まれた第一のトランス
コードディジタルワードはデコーダ４を条件づけること
によりＲＯＳ２の絖みであるフエツチマィクロィンスト
ラクシヨンの情報内容を補う。ＲＯＳ２内のマ４クロプ
ログラムのフエツチ相においておよびマイクロプログラ
ム自体のコマンドにより、ゲート群２９は開き、レジス
タ２５が実行されるマクロィンストラクシヨンに関連し
たメモリ２０内の第二ワード（禁止されたディジタルワ
ード）のアドレスを記憶する。ゲート群が開くと直ちに
この第二ワードはメモリ２０から読取られて制御ユニツ
トによりデコーダ４を条件づけあるいはチヤンネル２６
とゲート群２７を通じてＲＯＳ２を適当にアドレスづけ
するため用いられる。各オペレーティングコード用のメ
モリ２０内の第一ディジタルワードの好適なフオーマツ
ト化は次の通りである。

ビツト０ 存在／不在インストラクシヨンコード：この
ビツトはレジスタ２５内のオペレーテイングコードがコ
ンピユータの内部デコール（１／Ｄ）に゛含まれるもの
の一つである場合には１に等しくセツトされる。

そしてこのオペレーティングコードがＩ／Ｄに含まれな
いならば０にセツトされる。ビツト１〜３ フォーマッ
チインク 各ビツトはマクロィンストラクシヨンがコンピユータの
特定の動作モードにおいてほん訳され実行されるべきか
どうかを確認する。

例えばはじめのモードではすべてのマクロィンストラク
シヨンが実行される。プリブレジ（Ｐｒｉｖｉｌｅｇｅ
ｄ）モードまたはスーパーバイザ（ＳｕｐｅｒｖｌｓＯ
ｒ）モードでは或るインストラクシヨンは実行されない
。

ブランチインストラクシヨンの期間中には一つのビツト
はそのブランチが絶対であるか相対であるかを決定しな
ければならない。ビツト４〜５ インストラクシヨンの
長さ：これらビツトはキヤラクタ内のマクロィンストラ
クシヨンの長さを限定し、それによりマイクロプログラ
ムがいくつかのキヤラクタが主メモリから読取られるべ
きかそしてどのワーキングレジスタにそれらキヤラクタ
が記憶されるべきかを知る。

ビツト６〜８ フィールド確認：マクロィンストラクシ
ヨンはしばしばオペレーティングコードだけでなく他の
例えばフアンクシヨンコードの補数のような他のフィー
ルドによつても限定されるから、コンピユータフアミリ
内の一つのコンピユータがあるフイールドが確認された
内容をもつならばあるオペレーテイングコードをもつあ
るインストラクシヨンを実行する。

異つたフィールド内容をもつマクロインストラクシヨン
はそのコンピユータ群の内の大きなコンピユータによつ
てのみ実行されうるかあるいは不適当と考えられる。こ
れらビツトはビツトＯにより与えられる情報を補う。ビ
ツト９ セグメントバィオレーシヨン（実行バイオレー
シヨン）ビツト９が１であればマクロインストラクシヨ
ンはジアップを与え、コンピユータはジアップアドレス
が適当なメモリセグメント内にまたあることを確めねば
ならない。

メモリセグメンテーシヨンの概念は周知のインストラク
シヨンであり、データは共通の特性に従つて群化された
メモリ内に記憶される。典型的には２セグメント組織で
あり一つは読取られ実行（例えばインストラクシヨン）
されねばならぬが消されない情報についてであり、もう
１つは読取られるが消去されそして再び書込まれねばな
らぬがほん訳はされない（例えばデータ）情報について
である。他のデータ、例えばトランスコードテーブルは
読取られるだけでほん訳や消去はされない。ビツト１０
セグメントバイオレーシヨン（書込バィオレーシヨン）
：このビツトが１であればマクロィンストラクシヨンは
主メモリ内の書込動作を要求し、そしてコンピユータは
メモリアドレスが書込みを許された適正なセグメントに
指定することを確めねばならない。

ビツト１１アドレスシラブルをもつインストラクシヨン
：このビツトが１であるとインストラクシヨンのフイー
ルドはオペランドアドレスではなく真のアドレスおよび
他の情報を含むメモリゾーンのアドレスである。ビツト
１２〜１９メモリ２０内の第二ディジタルワード（禁止
されたディジタルワード）を指定するアドレス情報各オ
ペレーシヨンコード用のメモリ２０内の第二ディジタル
ワード（第一ディジタルワード、すなわち許されたディ
ジタルワードのビツト１２〜１９によつて指定される禁
止されたディジタルワード）の好適なフオーマツト化は
次の通りである。

ビツトＯ このビツトは、オペレーティングコードが任
意の実行ワードを直接にアドレスづけするならばこのオ
ペレーシヨンコードが不適当と認められるようにＯとさ
れる。

ビツト１〜３ フォーマッチインクピット：これらビツ
トはマクロィンストラクシヨンが一群の関連した演算内
の特定のもの、例えば減算（２進または１０進）および
加算（２進または１０進）を要求することを指示する。

ビツト４〜１９実行相ポインタ：これらビツトは実行マ
イクロプログラムの第一マィクロィンストラクシヨンを
アドレスづけする。

この実施例をさらに理解するためにメモリ２０を用いる
マィクロプログラムド制御ユニツトによるインストラク
シヨンフエツチングの一例を述べる。

フエツチングをスタートするために一つのマイクロプロ
グラム内の第一マィクロインストラクシヨンの固定アド
レスがチヤンネル８を介してＲＯＳＡＲレジスタ５に入
れられる。

このマイクロプログラムは実行されるべき特定のプログ
ラムに属するデータをコンピユータのワーキングレジス
タにロードする。このプログラムは要求される計算を完
了するために実行されねばならない多数のマクロィンス
トラクシヨンを含む。このプログラムに属するデータ（
例えば実行モダリテイ（ＭＯｄａｌｉｔｙ）ネィチブ（
ＮａｔｉｖｅＸ−ドまたはエミユレーシヨン（Ｅｍｕｌ
ａｔｉＯｎ）モードおよびこのプログラム中の第一イン
ストラクシヨンのアドレス）がロードされてしまうと、
このプログラムの第一マクロィンストラクシヨンのフエ
ツチングが始まる。

制御ユニツト１はこのフエツチングマィクロプログラム
の第一マィクロィンストラクシヨンのアドレスをＲＯＳ
ＡＲレジスタ５に入れる。

このマクロィンストラクシヨンの第一キヤラクタ（例え
ばオペレーティングコード）は主コンピユータメモリか
ら読取られ、適当なワーキングレジスタＢに入れられそ
してゲート群２８を通じてレジスタ２５に移される。ゲ
ート群２１が開くと同時にオペレーティングコードに対
応する第一ディジタルワードがメモリ２０から読取られ
、そしてゲート群２２，２３を通して移されるとこのマ
クロインストラクシヨンの残りをフエツチするためＲＯ
Ｓ２内のマイクロプログラムと共働出来るようになる。
さらに詳細には、メモリ２０から読取られたワードはデ
コーダ４に移されそしてそのワードの内容とＲＯＳ２内
のマィクロィンストラクシヨンとによりきまるマイクロ
コマンドを発生するためのパラメータとして用いられる
。この構成の一つの利点はフオーマツトに関係なくコン
ピユータに与えられるすべてのマクロィンストラクシヨ
ンをほん訳するために一つのフエツチングマィクロプロ
グラムで足りるということである。

言い換えるとマクロィンストラクシヨンが異つたバイト
長さをもちそして異つたほん訳を必要とする異つたフィ
ールドをもつ場合でも一つのマィクロプログラムですべ
てのインストラクシヨンをフエツチしそれらを実行状態
にする。フエツチディジタルワードからのデコードされ
た情報が出るとすぐにＲＯＳ２内のマイクロプログラム
が或る制御を行う。

まずトランスコードディジタルワードのビツトＯが、マ
クロインストラクシヨンが実行されうるか否かを検証す
るため検出される。もしマクロィンストラクシヨンが実
行され得ないならば例外信号が発生されこれがコンピユ
ータの内部デコール内にないことを示す。この例外信号
は適当な決定をとるためのスーパービザリプログラムの
インターベーシヨンを行わせる。もしこのトランスコー
ドディジタルワード内の第一ビツトが１となるならば、
マィクロプログラムはフエツチ相に進められる。マクロ
インストラクシヨンの種々のバイトは主メモリから読取
られそして適当なワーキングレジスタに入れられる。こ
の動作はマクロィンストラクシヨンのすべてがフエツチ
されるまでトランスコードデイジタルワード内にある情
報の制御のもとで続く。この期間中、さらに特定のテス
ト、例えば実行バイオレーシヨンテスト、書込バイオレ
ーシヨンテスト等がマイクロプログラムにより課せられ
る。マクロィンストラクシヨンのフエツチング中、マイ
クロプログラムの適当なマイクロィンストラクシヨンが
ゲート群２９を開いてトランスコードディジタルワード
の８ビツトをレジスタ２５に入れる。

これらビツトは、メモリ２０から読取られてゲート群２
２，２３を介してデコーダ４に移される第二ディジタル
ワード用のアドレスとして作用する。さらに、第二ディ
ジタルワードの内の１６ビツトがチヤンネル２６とゲー
ト群２７を介してＲＯＳＡＲレジスタ５に移される。こ
れらビツトはＲＯＳ２内のマイクロプログラムの第二相
の第一マィクロィンストラクシヨンのアドレスとして作
用し、この相は好適には実行相と一致する。第二ディジ
タルワードの残り４ビツトは複数のマクロィンストラク
シヨンが一つの実行相マイクロプログラムにより実行さ
れるようにデコーダ４により用いられる。例えばコンピ
ユータの内部デコールが算術ユニツトにより実行される
１０進加算、２進加算、１０進減算、２進減算用のマク
ロインストラクシヨンを含むならば、一つの実行相マイ
クロプログラムでこれら２進演算を実行することが出来
る。減算から加算を区別する特定のマイクロコマンドは
第二トランスコードデイジタルワード内の情報から得ら
れる。例えばデイジタルワードのビツト１−３は実行さ
れているマクロインストラクシヨンが加算グループに属
するか減算グループに属するという事実を特定する。こ
れらビツトはゲート群２２，２３とデコーダ４を通じて
マイクロプログラムの或る一般的実行相の特定化を許す
ように作用する。

【図面の簡単な説明】

図面は本発明の一実施例である。 １・・・・・・制御ユニツト、２・・・・・・タイミン
グユニツト、ＴＣ・・・・・・タイミング回路、ＴＮ・
・・・・・タイミング回路網、２・・・・・・読取専用
メモリ（ＲＯＳ）、３・・・・・・出力レジスタ（ＲＯ
Ｒ）、４・・・・・・デコーダ回路、５・・・・・・ア
ドレスレジスタ（ＲＯＳＡＲ）、６・・・・・・補助ア
ドレスレジスタ（ＲＯＳＡＲｌ）、７・・・・・・イン
クレメンタ回路、２０・・・・・・メモＩ八２５・・・
・・・アドレスレジスタ、３０・・・・・・フリツプフ
ロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 許されたオペレーティングコードを含む許されたマ
   クロインストラクションを実行し、禁止されたオペレー
   ティングコードを含む禁止されたマクロインストラクシ
   ョンを識別するディジタルコンピュータオペレーティン
   グシステムにおいて、各々が１つの許されたオペレーテ
   ィングコードに対応する複数の許されたディジタルワー
   ドを記憶するとともに少なくとも１つの禁止されたオペ
   レーティングコードに対応する少なくとも１つの禁止さ
   れたディジタルワードを記憶するための第１のメモリ装
   置と、１つの許されたオペレーティングコードに応答し
   て前記第１のメモリ装置から１つの許されたディジタル
   ワードを読出し、１つの禁止されたオペレーティングコ
   ードに応答して前記第１のメモリ装置から１つの禁止さ
   れたディジタルワードを読出すためのアドレス装置と、
   前記許されたマクロインストラクションを実行可能にす
   る複数のマイクロインストラクションを記憶するための
   第２のメモリ装置と、１つの許されたディジタルワード
   の読出しに応答して前記許されたマクロインストラクシ
   ョンを実行し、１つの禁止されたディジタルワードの読
   出しに応答して指示信号を発生するための制御装置と、
   を具備する、許されたマクロインストラクションと禁止
   されたマクロインストラクションを解釈し制御するため
   の装置。 ２ ディジタルコンピュータにおいて、一連のマイクロ
   インストラクシヨンからなるマイクロプログラムによつ
   て、許されたオペレーティングコードを含むマクロイン
   ストラクションを実行し、かつ禁止されたオペレーティ
   ングコードを含む禁止されたマクロインストラクション
   を識別するためのマイクロプログラム型制御装置であつ
   て、複数のマイクロインストラクションを記憶するため
   のマイクロプログラムメモリと、前記マイクロプログラ
   ムメモリに対するアドレスレジスタと、前記マイクロプ
   ログラムメモリに対する出力レジスタと、各々が１つの
   許されたオペレーティングコードに対応する複数の許さ
   れたディジタルワードを収容し、かつ少なくとも１つの
   禁止されたオペレーテイングコードに対応する少なくと
   も１つの禁止されたディジタルワードを記憶するための
   トランスコードメモリと、１つの前記オペレーティング
   コードで前記トランスコードメモリをアドレスして対応
   する前記ディジタルワードを読出すためのアドレス装置
   と、前記マイクロプログラムメモリから読出されたマイ
   クロインストラクションと１つの前記ディジタルワード
   の少なくとも一部とを入力に受取り、連続するマイクロ
   インストラクションと１つのディジタルワードのデコー
   ディングを通じて一連のマイクロコマンド組を発生する
   デコーダ回路網と、前記トランスコードメモリの出力か
   ら前記デコーダ回路網への第１の通信路、前記トランス
   コードメモリの出力から前記アドレスレジスタへの第２
   の通信路、および前記マイクロプログラムメモリの出力
   から前記デコーダ回路網への第３の通信路を含む通信回
   路網と、前記ディジタルコンピュータの動作を指示する
   前記マイクロコマンドを受取り、許されたディジタルワ
   ードの読出しに応答して許されたマクロインストラクシ
   ョンを実行せしめ、禁止されたディジタルワードの読出
   しに応答して禁止されたマクロインストラクションを識
   別するための制御回路網と、を具備するマイクロプログ
   ラム型制御装置。 ３ ディジタルコンピュータにおいて、一連のマイクロ
   インストラクションからなるマイクロプログラムによつ
   て、許されたオペレーティングコードを含むマクロイン
   ストラクションを実行し、かつ禁止されたオペレーティ
   ングコードを含む禁止されたマクロインストラクション
   を識別するためのマイクロプログラム型制御装置であつ
   て、複数のマイクロインストラクションを記憶するため
   のマイクロプログラムメモリと、前記マイクロプログラ
   ムメモリに対するアドレスレジスタと、前記マイクロプ
   ログラムメモリに対する出力レジスタと、各々が１つの
   許されたオペレーティングコードに対応する複数の許さ
   れたディジタルワードを収容し、かつ少なくとも１つの
   禁止されたオペレーティングコードに対応する少なくと
   も１つの禁止されたディジタルワードを記憶するための
   トランスコードメモリと、１つの前記オペレーティング
   コードまたは別のアドレス情報で前記トランスコードメ
   モリをアドレスして対応する前記ディジタルワードを読
   出すためのアドレス装置と、前記マイクロプログラムメ
   モリから読出されたマイクロインストラクションと１つ
   の前記ディジタルワードの少なくとも一部とを入力に受
   取り、連続するマイクロインストラクションと１つのデ
   ィジタルワードのデコーディングを通じて一連のマイク
   ロコマンド組を発生するデコーダ回路網と、前記トラン
   スコードメモリの出力から前記デコーダ回路網への第１
   の通信路、前記トランスコードメモリの出力から前記ア
   ドレスレジスタへの第２の通信路、前記マイクロプログ
   ラムメモリの出力から前記デコーダ回路網への第３の通
   信路、および禁止されたディジタルワードを指定するア
   ドレス情報で前記トランスコードメモリをアドレスする
   ための前記トランスコードメモリの出力から前記アドレ
   ス装置への第４の通信路を含む通信回路網と、前記ディ
   ジタルコンピュータの動作を指示する前記マイクロコマ
   ンドを受取り、禁止されたオペレーティングコードによ
   る前記トランスコードメモリのアドレスに応答して禁止
   されたマクロインストラクションを識別し、かつまた許
   されたオペレーティングコードによる前記トランスコー
   ドメモリのアドレスに応答し、第１のマイクロプログラ
   ムの連続するマイクロインストラクションと１つの許さ
   れたディジタルワードのデコーディング、および第２の
   マイクロプログラムの連続するマイクロインストラクシ
   ョンと１つの禁止されたディジタルワードのデコーディ
   ングを通じて発生された一連のマイクロコマンド組に従
   つて許されたマクロインストラクションを実行せしめる
   ための制御回路網と、を具備するマイクロプログラム型
   制御装置。