JPS6136657B2 - - Google Patents
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- JPS6136657B2 JPS6136657B2 JP18355580A JP18355580A JPS6136657B2 JP S6136657 B2 JPS6136657 B2 JP S6136657B2 JP 18355580 A JP18355580 A JP 18355580A JP 18355580 A JP18355580 A JP 18355580A JP S6136657 B2 JPS6136657 B2 JP S6136657B2
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- microinstruction
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、次アドレス指定方式のマイクロプロ
グラム制御装置において、マイクロプログラムの
語数を減少できるようにしたマイクロプログラ
ム・アドレス制御方式に関するものである。
グラム制御装置において、マイクロプログラムの
語数を減少できるようにしたマイクロプログラ
ム・アドレス制御方式に関するものである。
マイクロプログラム制御の計算機においては、
マシン命令がフエツチされたとき、マシン命令の
オペレーシヨン・コード部で定まるマイクロプロ
グラムの先頭アドレスにジヤンプし、マシン命令
に対応するマイクロプログラムを実行している。
従来技術においては、一般にマシン命令と１対１
に対応する互に独立した複数のマイクロプログラ
ムが準備されており、このため制御記憶の容量が
大きくなり、また、マイクロプログラムの語数も
大きくなるという欠点が存在した。例えば加算命
令には、RR形式の加算命令とRX形式の加算命令
とが存在するが従来技術においては、RR形式の
加算命令およびRX形式の加算命令のそれぞれに
対して独立したマイクロプログラムが準備されて
いた。しかし、これらの加算命令はオペランド・
データのフエツチの仕方は異なつているが、加算
器の制御に関しては同一のマイクロ命令を利用で
きるので、加算器の制御を行うマイクロ命令を共
用することが出来ると、マイクロプログラムの語
数を減少でき、ひいては制御記憶を小型化するこ
とが可能となる。
マシン命令がフエツチされたとき、マシン命令の
オペレーシヨン・コード部で定まるマイクロプロ
グラムの先頭アドレスにジヤンプし、マシン命令
に対応するマイクロプログラムを実行している。
従来技術においては、一般にマシン命令と１対１
に対応する互に独立した複数のマイクロプログラ
ムが準備されており、このため制御記憶の容量が
大きくなり、また、マイクロプログラムの語数も
大きくなるという欠点が存在した。例えば加算命
令には、RR形式の加算命令とRX形式の加算命令
とが存在するが従来技術においては、RR形式の
加算命令およびRX形式の加算命令のそれぞれに
対して独立したマイクロプログラムが準備されて
いた。しかし、これらの加算命令はオペランド・
データのフエツチの仕方は異なつているが、加算
器の制御に関しては同一のマイクロ命令を利用で
きるので、加算器の制御を行うマイクロ命令を共
用することが出来ると、マイクロプログラムの語
数を減少でき、ひいては制御記憶を小型化するこ
とが可能となる。
本発明は、上記の考察に基づくものであつて、
オペランド・フエツチを互に異なるマイクロ命令
で実行しても、演算を同じマイクロ命令で実行で
きるようになつたマイクロプログラム・アドレス
制御方式を提供することを目的としている。そし
てそのため、本発明のマイクロプログラム・アド
レス制御方式は、モジユール・アドレス部と次ア
ドレス部とマルチウエイ・ブランチ指定部とをも
つマイクロ命令がセツトされるマイクロ命令レジ
スタ、マシン命令が格納される命令バツフア、マ
ルチウエイ・ブランチのブランチ条件を保持する
マルチウエイ・ブランチ・レジスタ、モジユー
ル・アドレス部と次アドレス部とマルチウエイ・
ブランチ部とを持つ制御記憶アドレス・レジスタ
及び上記制御記憶アドレス・レジスタに書き込む
べきデータを選択する選択手段を有するマイクロ
プログラム制御装置において、マイクロ命令に順
序指定部を設け、該順序指定部によつてマシン命
令に対応するマイクロプログラムの先頭であるこ
とを示す第１種類の先頭語情報及び第２種類の先
頭語情報並びにマシン命令に対応するマイクロプ
ログラムの最終語であることを示す最終語情報を
指定できるようにし、上記選択手段が、上記マイ
クロ命令レジスタ内のマイクロ命令の順序指定部
が最終語であることを示す場合には上記命令バツ
フアの内容を上記制御記憶アドレス・レジスタの
次アドレス部及びマルチウエイ・ブランチ部に格
納し、上記順序指定部が最終語であることを示す
場合又は上記マイクロ命令レジスタ内のマイクロ
命令のマルチウエイ・ブランチ指定部がマルチウ
エイ・ブランチを指定している場合には上記マイ
クロ命令レジスタ内のマイクロ命令のモジユー
ル・アドレス部の内容を上記制御記憶アドレス・
レジスタのモジユール・アドレス部に格納し、上
記順序指定部が最終語でないことを指定している
場合には上記マイクロ命令レジスタ内のマイクロ
命令の次アドレス部の内容を上記制御記憶アドレ
ス・レジスタの次アドレス部に格納できるように
し、上記順序指定部が第１種類の先頭語情報を指
定し且つマルチウエイ・ブランチ指定部がマルチ
ウエイ・ブランチを指定しているマイクロ命令が
上記マイクロ命令レジスタに格納された場合には
制御記憶アドレス・レジスタのマルチウエイ・ブ
ランチ部に元のデータを再び格納し、上記順序指
定部が第２種類の先頭語情報を指定し且つマルチ
ウエイ・ブランチ指定部がマルチウエイ・ブラン
チを指定しているマイクロ命令が上記マイクロ命
令レジスタに格納された場合には制御記憶アドレ
ス・レジスタのマルチウエイ・ブランチ部に上記
マルチウエイ・ブランチ・レジスタの内容を格納
するように構成されていることを特徴とするもの
である。
オペランド・フエツチを互に異なるマイクロ命令
で実行しても、演算を同じマイクロ命令で実行で
きるようになつたマイクロプログラム・アドレス
制御方式を提供することを目的としている。そし
てそのため、本発明のマイクロプログラム・アド
レス制御方式は、モジユール・アドレス部と次ア
ドレス部とマルチウエイ・ブランチ指定部とをも
つマイクロ命令がセツトされるマイクロ命令レジ
スタ、マシン命令が格納される命令バツフア、マ
ルチウエイ・ブランチのブランチ条件を保持する
マルチウエイ・ブランチ・レジスタ、モジユー
ル・アドレス部と次アドレス部とマルチウエイ・
ブランチ部とを持つ制御記憶アドレス・レジスタ
及び上記制御記憶アドレス・レジスタに書き込む
べきデータを選択する選択手段を有するマイクロ
プログラム制御装置において、マイクロ命令に順
序指定部を設け、該順序指定部によつてマシン命
令に対応するマイクロプログラムの先頭であるこ
とを示す第１種類の先頭語情報及び第２種類の先
頭語情報並びにマシン命令に対応するマイクロプ
ログラムの最終語であることを示す最終語情報を
指定できるようにし、上記選択手段が、上記マイ
クロ命令レジスタ内のマイクロ命令の順序指定部
が最終語であることを示す場合には上記命令バツ
フアの内容を上記制御記憶アドレス・レジスタの
次アドレス部及びマルチウエイ・ブランチ部に格
納し、上記順序指定部が最終語であることを示す
場合又は上記マイクロ命令レジスタ内のマイクロ
命令のマルチウエイ・ブランチ指定部がマルチウ
エイ・ブランチを指定している場合には上記マイ
クロ命令レジスタ内のマイクロ命令のモジユー
ル・アドレス部の内容を上記制御記憶アドレス・
レジスタのモジユール・アドレス部に格納し、上
記順序指定部が最終語でないことを指定している
場合には上記マイクロ命令レジスタ内のマイクロ
命令の次アドレス部の内容を上記制御記憶アドレ
ス・レジスタの次アドレス部に格納できるように
し、上記順序指定部が第１種類の先頭語情報を指
定し且つマルチウエイ・ブランチ指定部がマルチ
ウエイ・ブランチを指定しているマイクロ命令が
上記マイクロ命令レジスタに格納された場合には
制御記憶アドレス・レジスタのマルチウエイ・ブ
ランチ部に元のデータを再び格納し、上記順序指
定部が第２種類の先頭語情報を指定し且つマルチ
ウエイ・ブランチ指定部がマルチウエイ・ブラン
チを指定しているマイクロ命令が上記マイクロ命
令レジスタに格納された場合には制御記憶アドレ
ス・レジスタのマルチウエイ・ブランチ部に上記
マルチウエイ・ブランチ・レジスタの内容を格納
するように構成されていることを特徴とするもの
である。
以下本発明を図面を参照しつつ説明する。
第１図は本発明で用いられるマイクロプログラ
ム・アドレスの構成を示す図、第２図は本発明の
１実施例のブロツク図、第３図は本発明の動作を
説明するための図である。
ム・アドレスの構成を示す図、第２図は本発明の
１実施例のブロツク図、第３図は本発明の動作を
説明するための図である。
第１図に示すように、マイクロプログラム・ア
ドレスは、モジユール・アドレス部MA、ネクス
ト（Next）・アドレス部NAおよびマルチウエ
イ・ブランチ部MBRAより構成されている。図
示の例ではマイクロプログラム・アドレスは12ビ
ツト構成であり、ビツト０ないし３がモジユー
ル・アドレス部MA、ビツト４ないし７がネクス
ト・アドレス部NA、ビツト８ないし11がマルチ
ウエイ・ブランチ部MBRAとなつている。
ドレスは、モジユール・アドレス部MA、ネクス
ト（Next）・アドレス部NAおよびマルチウエ
イ・ブランチ部MBRAより構成されている。図
示の例ではマイクロプログラム・アドレスは12ビ
ツト構成であり、ビツト０ないし３がモジユー
ル・アドレス部MA、ビツト４ないし７がネクス
ト・アドレス部NA、ビツト８ないし11がマルチ
ウエイ・ブランチ部MBRAとなつている。
第２図は本発明の１実施例を示すものであつ
て、１はマイクロ命令レジスタ、２は命令バツフ
ア、３はマルチウエイ・ブランチ・レジスタ、４
は制御記憶アドレス・レジスタをそれぞれ示して
いる。本発明のマイクロプログラム制御装置はネ
クスト・アドレス指定方式のものであつて、マイ
クロ命令によつてネクスト・アドレスが指定され
る。本発明のマイクロ命令は、順序指定部
SEQ、マルチウエイ・ブランチ指定部MBR、ネ
クスト・アドレス部NA、モジユール・アドレス
部MAおよび図示されてないが、その他のフイー
ルドを有している。順序指定部SEQには、その
マイクロ命令語がマシン命令に対応するマイクロ
プログラムの先頭語であるか否かを示す先頭語情
報BOPもしくはBOPM、又はそのマイクロ命令語
がマシン命令に対応するマイクロプログラムの最
終語であるか否かを示す最終語情報EOPが書込
まれている。マルチウエイ・ブランチ指定部
MBRは、マルチウエイ・ブランチの許可／不許
可を示すものであつて、例えば論理「１」であれ
ば許可を、論理「０」であれば不許可を示してい
る。マイクロ命令語内のネクスト・アドレス部
NAは、次のマイクロ命令のモジユール内のアド
レスを示しており、マイクロ命令語内のモジユー
ル・アドレス部MAは次のマイクロ命令の属する
モジユールを示している。命令バツフア２には、
マシン命令のオペレーシヨン・コードが格納され
る。命令バツフア２は例えば８ビツト構成のもの
であつて、その上位４ビツトの部分にはマシン命
令の命令のタイプを示す部分が格納され、下位ビ
ツトの部分にはマシン命令の演算の種類を示す部
分が格納される。マルチウエイ・ブランチ・レジ
スタ３は分岐条件の成立／不成立を示す情報を格
納するものであつて、この内容マルチウエイ・ブ
ランチが許可されているとき、次のマイクロ命令
のアドレスを変更する場合に用いられる。第２図
においてはゲートを示しており、その右側に示
されたゲート制御信号がオンであるときに開く。
て、１はマイクロ命令レジスタ、２は命令バツフ
ア、３はマルチウエイ・ブランチ・レジスタ、４
は制御記憶アドレス・レジスタをそれぞれ示して
いる。本発明のマイクロプログラム制御装置はネ
クスト・アドレス指定方式のものであつて、マイ
クロ命令によつてネクスト・アドレスが指定され
る。本発明のマイクロ命令は、順序指定部
SEQ、マルチウエイ・ブランチ指定部MBR、ネ
クスト・アドレス部NA、モジユール・アドレス
部MAおよび図示されてないが、その他のフイー
ルドを有している。順序指定部SEQには、その
マイクロ命令語がマシン命令に対応するマイクロ
プログラムの先頭語であるか否かを示す先頭語情
報BOPもしくはBOPM、又はそのマイクロ命令語
がマシン命令に対応するマイクロプログラムの最
終語であるか否かを示す最終語情報EOPが書込
まれている。マルチウエイ・ブランチ指定部
MBRは、マルチウエイ・ブランチの許可／不許
可を示すものであつて、例えば論理「１」であれ
ば許可を、論理「０」であれば不許可を示してい
る。マイクロ命令語内のネクスト・アドレス部
NAは、次のマイクロ命令のモジユール内のアド
レスを示しており、マイクロ命令語内のモジユー
ル・アドレス部MAは次のマイクロ命令の属する
モジユールを示している。命令バツフア２には、
マシン命令のオペレーシヨン・コードが格納され
る。命令バツフア２は例えば８ビツト構成のもの
であつて、その上位４ビツトの部分にはマシン命
令の命令のタイプを示す部分が格納され、下位ビ
ツトの部分にはマシン命令の演算の種類を示す部
分が格納される。マルチウエイ・ブランチ・レジ
スタ３は分岐条件の成立／不成立を示す情報を格
納するものであつて、この内容マルチウエイ・ブ
ランチが許可されているとき、次のマイクロ命令
のアドレスを変更する場合に用いられる。第２図
においてはゲートを示しており、その右側に示
されたゲート制御信号がオンであるときに開く。
第２図ロはゲート制御信号の発生回路を示すも
のであつて、５はNOR回路、６はOR回路、７と
８はAND回路をそれぞれ示している。ゲート制
御信号Ｇ１はEOPとMBRが共に論理「０」のと
きに論理「１」となり、ゲート制御信号Ｇ２は
EOP又はMBRが両方とも論理「１」もしくはい
ずれか一方が論理「１」のときに論理「１」とな
る。ゲート制御信号Ｇ２ＡはBOPとMBRが共に
論理「１」のときに論理「１」となり、ゲート制
御信号Ｇ２ＢはBOPが論理「０」で且つMBRが
論理「１」のときに論理「１」となる。
のであつて、５はNOR回路、６はOR回路、７と
８はAND回路をそれぞれ示している。ゲート制
御信号Ｇ１はEOPとMBRが共に論理「０」のと
きに論理「１」となり、ゲート制御信号Ｇ２は
EOP又はMBRが両方とも論理「１」もしくはい
ずれか一方が論理「１」のときに論理「１」とな
る。ゲート制御信号Ｇ２ＡはBOPとMBRが共に
論理「１」のときに論理「１」となり、ゲート制
御信号Ｇ２ＢはBOPが論理「０」で且つMBRが
論理「１」のときに論理「１」となる。
次に第２図の実施例の動作について説明する。
マイクロプログラムの最終語においては、順序指
定部SEQのEOPビツトがオン、マルチウエイ・
ブランチ指定部MBRがオン、モジユール・アド
レス部MAに所定の値が例えば「0000」が格納さ
れている。最終語においては、ネクスト・アドレ
ス部に何が入つていようが関係はない。そうする
とEOPがオンおよびゲート制御信号Ｄ２がオン
であるので、制御記憶アドレス・レジスタ４のモ
ジユール・アドレス部MAにはマイクロ命令レジ
スタ１のモジユール・アドレス部MAの内容が格
納され、制御記憶アドレス・レジスタ４のネクス
ト・アドレス部NAには、命令バツフア２の上位
４ビツトが格納され、制御記憶アドレス・レジス
タ４のマルチウエイ・ブランチ部MBRAには命
令バツフアの下位４ビツトが格納される。この制
御記憶アドレス・レジスタ４の内容に基づいて、
命令バツフア２に格納されているマシン命令に対
応するマイクロプログラムの先頭語が、読出され
る。この先頭のマイクロ命令語においては、順序
指定部SEQのBOPビツトが論理「１」マルチウ
エイ・ブランチ部MBRが論理「１」となつてお
り、ネクスト・アドレス部NAおよびモジユー
ル・アドレス部MAには適当な値が書込まれてい
る。この場合、ゲート制御信号Ｇ２がオン、＊
EOPがオン・ゲート制御信号Ｇ２Ａがオンであ
るので、マイクロ命令レジスタ１のモジユール・
アドレス部MAの内容が制御記憶アドレス・レジ
スタ４のモジユール・アドレス部MAに格納さ
れ、マイクロ命令レジスタ１のネクスト・アドレ
ス部NAの内容が制御記憶アドレス・レジスタ４
のネクスト・アドレス部NAに格納され、制御記
憶アドレス・レジスタ４のマルチウエイ・ブラン
チ部MBRAには元の値がそのまま書込まれる。
それ以後においては、マイクロ命令レジスタ１に
格納されるマイクロ命令のマルチウエイ・ブラン
チ指定部MBRがマルチウエイ・ブランチを指示
している場合には、制御記憶アドレス・レジスタ
４のモジユール・アドレス部MAにはマイクロ命
令レジスタ１のモジユール・アドレス部MAの内
容が格納され、制御記憶アドレス・レジスタ４の
ネクスト・アドレス部NAにはマイクロ命令レジ
スタ１のネクスト・アドレス部NAの内容が格納
され、制御記憶アドレス・レジスタ４のマルチウ
エイ・ブランチ部MBRAにはマルチウエイ・ブ
ランチ・レジスタ３の内容が格納格納される。マ
イクロ命令レジスタ１に格納されるマイクロ命令
のマルチウエイ・ブランチ部MBRがマルチウエ
イ・ブランチを指定していない場合には、制御記
憶アドレス・レジスタ４のモジユール・アドレス
部MAには元のモジユール・アドレスが再び格納
され、制御記憶アドレス・レジスタ４のネクス
ト・アドレス部NAにはマイクロ命令レジスタ１
のネクスト・アドレス部NAの内容が格納され、
制御記憶アドレス・レジスタ４のマルチウエイ・
ブランチ部MBRAにはマイクロ命令レジスタ１
のモジユール・アドレス部MAの内容が格納され
る。
マイクロプログラムの最終語においては、順序指
定部SEQのEOPビツトがオン、マルチウエイ・
ブランチ指定部MBRがオン、モジユール・アド
レス部MAに所定の値が例えば「0000」が格納さ
れている。最終語においては、ネクスト・アドレ
ス部に何が入つていようが関係はない。そうする
とEOPがオンおよびゲート制御信号Ｄ２がオン
であるので、制御記憶アドレス・レジスタ４のモ
ジユール・アドレス部MAにはマイクロ命令レジ
スタ１のモジユール・アドレス部MAの内容が格
納され、制御記憶アドレス・レジスタ４のネクス
ト・アドレス部NAには、命令バツフア２の上位
４ビツトが格納され、制御記憶アドレス・レジス
タ４のマルチウエイ・ブランチ部MBRAには命
令バツフアの下位４ビツトが格納される。この制
御記憶アドレス・レジスタ４の内容に基づいて、
命令バツフア２に格納されているマシン命令に対
応するマイクロプログラムの先頭語が、読出され
る。この先頭のマイクロ命令語においては、順序
指定部SEQのBOPビツトが論理「１」マルチウ
エイ・ブランチ部MBRが論理「１」となつてお
り、ネクスト・アドレス部NAおよびモジユー
ル・アドレス部MAには適当な値が書込まれてい
る。この場合、ゲート制御信号Ｇ２がオン、＊
EOPがオン・ゲート制御信号Ｇ２Ａがオンであ
るので、マイクロ命令レジスタ１のモジユール・
アドレス部MAの内容が制御記憶アドレス・レジ
スタ４のモジユール・アドレス部MAに格納さ
れ、マイクロ命令レジスタ１のネクスト・アドレ
ス部NAの内容が制御記憶アドレス・レジスタ４
のネクスト・アドレス部NAに格納され、制御記
憶アドレス・レジスタ４のマルチウエイ・ブラン
チ部MBRAには元の値がそのまま書込まれる。
それ以後においては、マイクロ命令レジスタ１に
格納されるマイクロ命令のマルチウエイ・ブラン
チ指定部MBRがマルチウエイ・ブランチを指示
している場合には、制御記憶アドレス・レジスタ
４のモジユール・アドレス部MAにはマイクロ命
令レジスタ１のモジユール・アドレス部MAの内
容が格納され、制御記憶アドレス・レジスタ４の
ネクスト・アドレス部NAにはマイクロ命令レジ
スタ１のネクスト・アドレス部NAの内容が格納
され、制御記憶アドレス・レジスタ４のマルチウ
エイ・ブランチ部MBRAにはマルチウエイ・ブ
ランチ・レジスタ３の内容が格納格納される。マ
イクロ命令レジスタ１に格納されるマイクロ命令
のマルチウエイ・ブランチ部MBRがマルチウエ
イ・ブランチを指定していない場合には、制御記
憶アドレス・レジスタ４のモジユール・アドレス
部MAには元のモジユール・アドレスが再び格納
され、制御記憶アドレス・レジスタ４のネクス
ト・アドレス部NAにはマイクロ命令レジスタ１
のネクスト・アドレス部NAの内容が格納され、
制御記憶アドレス・レジスタ４のマルチウエイ・
ブランチ部MBRAにはマイクロ命令レジスタ１
のモジユール・アドレス部MAの内容が格納され
る。
第３図は本発明の動作を説明するための図であ
る。０Ａ命令はRR形式の加算命令、１ＡはRX形
式の加算命令を示している。なお、０Ａ命令およ
び１Ａ命令は共にマシン命令である。０Ａ命令を
実行する場合、制御記憶の特定モジユールMA０
の0A番地のマイクロ命令が読出される。この特
定モジユールMA０の0A番地のマイクロ命令は、
レジスタＲ２よりオペランド・データを読出し、
これを一方の演算レジスタにセツトするものであ
る。この0A番地のマイクロ命令においてはBOP
ビツトがオンとされ且つマルチウエイ・ブランチ
指定部MBRがマルチウエイ・ブランチを指定し
ている。この0A番地のマイクロ命令が次のマイ
クロ命令の番地として、モジユールMA１のAA
番地を指定しているとすると、次のサイクルでは
モジユールMA１のAA番地のマイクロ命令が読
出される。モジユールMA１のAA番地のマイク
ロ命令はレジスタＲ１の内容と読出されたオペラ
ンド・データとを加算し、その結果をレジスタＲ
１にセツトするためのものである。
る。０Ａ命令はRR形式の加算命令、１ＡはRX形
式の加算命令を示している。なお、０Ａ命令およ
び１Ａ命令は共にマシン命令である。０Ａ命令を
実行する場合、制御記憶の特定モジユールMA０
の0A番地のマイクロ命令が読出される。この特
定モジユールMA０の0A番地のマイクロ命令は、
レジスタＲ２よりオペランド・データを読出し、
これを一方の演算レジスタにセツトするものであ
る。この0A番地のマイクロ命令においてはBOP
ビツトがオンとされ且つマルチウエイ・ブランチ
指定部MBRがマルチウエイ・ブランチを指定し
ている。この0A番地のマイクロ命令が次のマイ
クロ命令の番地として、モジユールMA１のAA
番地を指定しているとすると、次のサイクルでは
モジユールMA１のAA番地のマイクロ命令が読
出される。モジユールMA１のAA番地のマイク
ロ命令はレジスタＲ１の内容と読出されたオペラ
ンド・データとを加算し、その結果をレジスタＲ
１にセツトするためのものである。
１Ａ命令を実行する場合には、制御記憶の特定
モジユールMA０の1A番地のマイクロ命令が読出
される。この特定モジユールMA０の1A番地のマ
イクロ命令は、主メモリから第２オペランド・デ
ータをフエツチして演算レジスタにセツトするも
のであり、BOPビツトがオンであり且つマルチ
ウエイ・ブランチを指定しているものである。こ
の1A番地のマイクロ命令が次のマイクロ命令の
アドレスとしてモジユールMA１のAA番地を指
定しているとすると、次にモジユールMA１の
AA番地のマイクロ命令が読出される。このマイ
クロ命令はレジスタＲ１の内容と読出されたオペ
ランド・データとを加算し、その内容をレジスタ
Ｒ１にセツトするものであるので、モジユール
MA０の1A番地のマイクロ命令の実行の次にモジ
ユールMA１のAA番地のマイクロ命令を実行す
れば、1A命令を実行することが出来る。
モジユールMA０の1A番地のマイクロ命令が読出
される。この特定モジユールMA０の1A番地のマ
イクロ命令は、主メモリから第２オペランド・デ
ータをフエツチして演算レジスタにセツトするも
のであり、BOPビツトがオンであり且つマルチ
ウエイ・ブランチを指定しているものである。こ
の1A番地のマイクロ命令が次のマイクロ命令の
アドレスとしてモジユールMA１のAA番地を指
定しているとすると、次にモジユールMA１の
AA番地のマイクロ命令が読出される。このマイ
クロ命令はレジスタＲ１の内容と読出されたオペ
ランド・データとを加算し、その内容をレジスタ
Ｒ１にセツトするものであるので、モジユール
MA０の1A番地のマイクロ命令の実行の次にモジ
ユールMA１のAA番地のマイクロ命令を実行す
れば、1A命令を実行することが出来る。
0A命令と1A命令の場合には、演算器を動作さ
せるマイクロ命令を共用することができ、モジユ
ールMA０の0A番地のマイクロ命令およびモジユ
ールMA０の1A番地のマイクロ命令は、両方とも
BOPビツトがオンであり且つマルチウエイ・ブ
ランチを指定しているものであるか、マシン命令
の種類によつて第３図のようなフローが好ましく
ない命令もあるため、先頭語情報をBOPとBOPM
の２種類に分け、BOPがオンである場合にマル
チウエイ・ブランチが指定されると制御記憶アド
レス・レジスタMBRA部を不変とし、BOPMがオ
ンである場合にマルチウエイ・ブランチが指定さ
れた場合には制御記憶アドレス・レジスタ４のマ
ルチウエイ・ブランチ部MBRAにマルチウエ
イ・ブランチ・レジスタ３の内容をセツトする。
せるマイクロ命令を共用することができ、モジユ
ールMA０の0A番地のマイクロ命令およびモジユ
ールMA０の1A番地のマイクロ命令は、両方とも
BOPビツトがオンであり且つマルチウエイ・ブ
ランチを指定しているものであるか、マシン命令
の種類によつて第３図のようなフローが好ましく
ない命令もあるため、先頭語情報をBOPとBOPM
の２種類に分け、BOPがオンである場合にマル
チウエイ・ブランチが指定されると制御記憶アド
レス・レジスタMBRA部を不変とし、BOPMがオ
ンである場合にマルチウエイ・ブランチが指定さ
れた場合には制御記憶アドレス・レジスタ４のマ
ルチウエイ・ブランチ部MBRAにマルチウエ
イ・ブランチ・レジスタ３の内容をセツトする。
以上の説明から明らかなように、本発明によれ
ば、マイクロ命令を共用してマシン命令を実行す
るためのマイクロプログラムを作成することが出
来るので、制御記憶に格納するマイクロ命令の説
明を減少することが出来、この結果、制御記憶を
小型化することが出来る。
ば、マイクロ命令を共用してマシン命令を実行す
るためのマイクロプログラムを作成することが出
来るので、制御記憶に格納するマイクロ命令の説
明を減少することが出来、この結果、制御記憶を
小型化することが出来る。
第１図は本発明で用いられるマイクロプログラ
ム・アドレスの構成を示す図、第２図は本発明の
１実施例のブロツク図、第３図は本発明の動作を
説明するための図。 １……マイクロ命令レジスタ、２……命令バツ
フア、３……マルチウエイ・ブランチ・レジス
タ、４……制御記憶アドレス・レジスタ。
ム・アドレスの構成を示す図、第２図は本発明の
１実施例のブロツク図、第３図は本発明の動作を
説明するための図。 １……マイクロ命令レジスタ、２……命令バツ
フア、３……マルチウエイ・ブランチ・レジス
タ、４……制御記憶アドレス・レジスタ。
Claims (1)
- １ モジユール・アドレス部と次アドレス部とマ
ルチウエイ・ブランチ指定部とをもつマイクロ命
令がセツトされるマイクロ命令レジスタ、マシン
命令が格納される命令バツフア、マルチウエイ・
ブランチのブランチ条件を保持するマルチウエ
イ・ブランチ・レジスタ、モジユール・アドレス
部と次アドレス部とマルチウエイ・ブランチ部と
を持つ制御記憶アドレス・レジスタ及び上記制御
記憶アドレス・レジスタに書き込むべきデータを
選択する選択手段を有するマイクロプログラム制
御装置において、マイクロ命令に順序指定部を設
け、該順序指定部によつてマシン命令に対応する
マイクロプログラムの先頭であることを示す第１
種類の先頭語情報及び第２種類の先頭語情報並び
にマシン命令に対応するマイクロプログラムの最
終語であることを示す最終語情報を指定できるよ
うにし、上記選択手段が、上記マイクロ命令レジ
スタ内のマイクロ命令の順序指定部が最終語であ
ることを示す場合には上記命令バツフアの内容を
上記制御記憶アドレス・レジスタの次アドレス部
及びマルチウエイ・ブランチ部に格納し、上記順
序指定部が最終語であることを示す場合又は上記
マイクロ命令レジスタ内のマイクロ命令のマルチ
ウエイ・ブランチ指定部がマルチウエイ・ブラン
チを指定している場合には上記マイクロ命令レジ
スタ内のマイクロ命令のモジユール・アドレス部
の内容を上記制御記憶アドレス・レジスタのモジ
ユール・アドレス部に格納し、上記順序指定部が
最終語でないことを指定している場合には上記マ
イクロ命令レジスタ内のマイクロ命令の次アドレ
ス部の内容を上記制御記憶アドレス・レジスタの
次アドレス部に格納できるようにし、上記順序指
定部が第１種類の先頭語情報を指定し且つマルチ
ウエイ・ブランチ指定部がマルチウエイ・ブラン
チを指定しているマイクロ命令が上記マイクロ命
令レジスタに格納された場合には制御記憶アドレ
ス・レジスタのマルチウエイ・ブランチ部に元の
データを再び格納し、上記順序指定部が第２種類
の先頭語情報を指定し且つマルチウエイ・ブラン
チ指定部がマルチウエイ・ブランチを指定してい
るマイクロ命令が上記マイクロ命令レジスタに格
納された場合には制御記憶アドレス・レジスタの
マルチウエイ・ブランチ部に上記マルチウエイ・
ブランチ・レジスタの内容を格納するように構成
されていることを特徴とするマイクロプログラ
ム・アドレス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355580A JPS57106957A (en) | 1980-12-24 | 1980-12-24 | Microprogram address control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355580A JPS57106957A (en) | 1980-12-24 | 1980-12-24 | Microprogram address control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57106957A JPS57106957A (en) | 1982-07-03 |
| JPS6136657B2 true JPS6136657B2 (ja) | 1986-08-19 |
Family
ID=16137848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355580A Granted JPS57106957A (en) | 1980-12-24 | 1980-12-24 | Microprogram address control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57106957A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2637070B2 (ja) * | 1985-11-15 | 1997-08-06 | 富士通株式会社 | マイクロ命令先頭アドレス生成方式 |
-
1980
- 1980-12-24 JP JP18355580A patent/JPS57106957A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57106957A (en) | 1982-07-03 |
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