JPS59186048A - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS59186048A JPS59186048A JP6114983A JP6114983A JPS59186048A JP S59186048 A JPS59186048 A JP S59186048A JP 6114983 A JP6114983 A JP 6114983A JP 6114983 A JP6114983 A JP 6114983A JP S59186048 A JPS59186048 A JP S59186048A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- sequence
- control
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御によ多情報処理を行う
マイクロプログラム制御方式に関する。
マイクロプログラム制御方式に関する。
従来、この種のマイクロプログラム制御方式に用いられ
る制御記憶には、マイクログログラムを構成するマイク
ロ命令が、実行の順序を指定するシーケンス情報を含ん
で格納されている。すなわち、被制御回路にマイクロ動
作を指令するマイクロ命令語が実行順に格納されている
か、次に実行すべきマイクロ命令語の格納されたアドレ
スを指定する次アドレス部と共に記憶されているかであ
って、いずれの場合でも、制御記憶には同一のマイクロ
命令語が重複して多数記憶されておシ、マイクロ命令語
の共用化が行なわれていないため大きなメモリ容量を必
要とする欠点がある。
る制御記憶には、マイクログログラムを構成するマイク
ロ命令が、実行の順序を指定するシーケンス情報を含ん
で格納されている。すなわち、被制御回路にマイクロ動
作を指令するマイクロ命令語が実行順に格納されている
か、次に実行すべきマイクロ命令語の格納されたアドレ
スを指定する次アドレス部と共に記憶されているかであ
って、いずれの場合でも、制御記憶には同一のマイクロ
命令語が重複して多数記憶されておシ、マイクロ命令語
の共用化が行なわれていないため大きなメモリ容量を必
要とする欠点がある。
本発明の目的は、マイクロ命令語とシーケンス情報の格
納場所を分離することによって上述の欠点を除去し、制
御用メモリの大容量化を防止した経済的なマイクロプロ
グラム制御方式を提供することである。
納場所を分離することによって上述の欠点を除去し、制
御用メモリの大容量化を防止した経済的なマイクロプロ
グラム制御方式を提供することである。
本発明のマイクロプログラム制御方式は、マイクロプロ
グラムの制御によ多情報処理を行うマイクロプログラム
制御方式において、被制御回路にマイクロ動作を指令す
るマイクロ命令語を複数個格納した制御記憶と、前記マ
イクロ命令語の実行順序を示すシーケンス情報と前記各
マイクロ命令語の格納された前記制御記憶のアドレスと
の組を複数個格納したシーケンス・メモリと、このシー
ケンス・メモリの前記シーケンス情報出力を一時記憶し
前記シーケンス・メモリの読み出しを行うアドレス・レ
ジスタとを備えることによって構成される。
グラムの制御によ多情報処理を行うマイクロプログラム
制御方式において、被制御回路にマイクロ動作を指令す
るマイクロ命令語を複数個格納した制御記憶と、前記マ
イクロ命令語の実行順序を示すシーケンス情報と前記各
マイクロ命令語の格納された前記制御記憶のアドレスと
の組を複数個格納したシーケンス・メモリと、このシー
ケンス・メモリの前記シーケンス情報出力を一時記憶し
前記シーケンス・メモリの読み出しを行うアドレス・レ
ジスタとを備えることによって構成される。
次に図面を参照して本発明の詳細な説明する。
第１図を参照すると、本発明の一実施例は、被制御装置
にマイクロ動作を指令するマイクロ命令語を複数個重複
のないように格納した制御記憶１と、実行すべきマイク
ロ命令語の格納された制御記憶１のアドレスとシーケン
ス情報とを格納したシーケンス・メモリ２と、シーケン
ス・メモリ２のシーケンス情報出力を一時記憶し、シー
ケンス・メモリ２の読み出しを行うアドレス・レジスタ
３とで構成されている。第２図を参照すると、第１図の
シーケンス・メモリ２は、実行すべきマイクロ命令語の
格納された制御記憶ｌのアドレスを表した制御記憶アド
レス５と、次に実行すべきマイクロ命令語のアドレスが
格納されているシーケンス・メモリ２のアドレスを表す
次シーケ／ス・メモリ・アドレス４とから構成されてい
る。まず、ユーザ命令は図示されてない命令デコーダに
よって、マイクロプログラムをマイクロ命令語の格納ア
ドレスで記述しであるシーケンス・メモリ２の該当する
先頭アドレスに変換され、入力ｌｏｏがらアドレス・レ
ジスタ３にセットされる。次いで、アドレス・レジスタ
３はシーケンス・メモリ２を読み出し、制御記憶アドレ
ス５によって制御記憶１にアクセスし、実行すべきマイ
クロ命令語が制御記憶１から出力１０１’ｉ経て読み出
され実行される。同時にアドレス・レジスタ３は次シー
ケ／ス・メモリ・アドレス４によって次に読み出すシー
ケンス・メモリ・アドレスに更新される。以下、同様に
して一連のマイクロ命令が実行され、このマイクロ命令
による一連の操作（以下マイクロ・ルーチンと称す）が
終了すると次のユーザ命令の先頭アドレスがアドレス・
レジスタ３に読み込まれる。アドレス・レジスタ３は被
制御回路カラノ条件信号１０２によってアドレスの下位
ビットを修飾して条件分岐が可能でアシ、又、アドレス
を一時退避させるスタック回路を含み、スタック及びリ
ターン命令１０３によってアドレスの退避および復帰が
可能であシ、一つのマイクロ・ルーチンの中に他のマイ
クロ・ルーチ／全サブルーチンとして引用することがで
きる。
にマイクロ動作を指令するマイクロ命令語を複数個重複
のないように格納した制御記憶１と、実行すべきマイク
ロ命令語の格納された制御記憶１のアドレスとシーケン
ス情報とを格納したシーケンス・メモリ２と、シーケン
ス・メモリ２のシーケンス情報出力を一時記憶し、シー
ケンス・メモリ２の読み出しを行うアドレス・レジスタ
３とで構成されている。第２図を参照すると、第１図の
シーケンス・メモリ２は、実行すべきマイクロ命令語の
格納された制御記憶ｌのアドレスを表した制御記憶アド
レス５と、次に実行すべきマイクロ命令語のアドレスが
格納されているシーケンス・メモリ２のアドレスを表す
次シーケ／ス・メモリ・アドレス４とから構成されてい
る。まず、ユーザ命令は図示されてない命令デコーダに
よって、マイクロプログラムをマイクロ命令語の格納ア
ドレスで記述しであるシーケンス・メモリ２の該当する
先頭アドレスに変換され、入力ｌｏｏがらアドレス・レ
ジスタ３にセットされる。次いで、アドレス・レジスタ
３はシーケンス・メモリ２を読み出し、制御記憶アドレ
ス５によって制御記憶１にアクセスし、実行すべきマイ
クロ命令語が制御記憶１から出力１０１’ｉ経て読み出
され実行される。同時にアドレス・レジスタ３は次シー
ケ／ス・メモリ・アドレス４によって次に読み出すシー
ケンス・メモリ・アドレスに更新される。以下、同様に
して一連のマイクロ命令が実行され、このマイクロ命令
による一連の操作（以下マイクロ・ルーチンと称す）が
終了すると次のユーザ命令の先頭アドレスがアドレス・
レジスタ３に読み込まれる。アドレス・レジスタ３は被
制御回路カラノ条件信号１０２によってアドレスの下位
ビットを修飾して条件分岐が可能でアシ、又、アドレス
を一時退避させるスタック回路を含み、スタック及びリ
ターン命令１０３によってアドレスの退避および復帰が
可能であシ、一つのマイクロ・ルーチンの中に他のマイ
クロ・ルーチ／全サブルーチンとして引用することがで
きる。
上述の回路を従来のマイクロプログラム制御と比較する
と、第１図においてはシーケンス・メモリ２にマイクロ
命令が制御記憶ｌのアドレスで記述されていて制御記憶
ｉｉ介してマイクロ命令語が読み出されるのに対し、従
来の方法ではシーケンス・メモリ２の制御記憶アドレス
５の代シにマイクロ命令語が記憶されていて（通常これ
を制御記憶と呼ぶ）直接マイクロ命令語が読み出される
点のみが異っている。従って、シーケンス・メモリ２の
メモリ容量は、制御記憶アドレス５に必要なビット数と
マイクロ命令語に必要なビット数（通常１６〜６４ビッ
ト程度）との違いで、従来方式の制御記憶容量よシ大幅
に小さくなることが明らかである。制御記憶ｌには必要
なマイクロ命令語が重複なしに格納されているのでその
数は限定されておシ、総合的にマイクロプログラム制御
に必要なメモリ容量が大幅に節減されることが期待でき
る。
と、第１図においてはシーケンス・メモリ２にマイクロ
命令が制御記憶ｌのアドレスで記述されていて制御記憶
ｉｉ介してマイクロ命令語が読み出されるのに対し、従
来の方法ではシーケンス・メモリ２の制御記憶アドレス
５の代シにマイクロ命令語が記憶されていて（通常これ
を制御記憶と呼ぶ）直接マイクロ命令語が読み出される
点のみが異っている。従って、シーケンス・メモリ２の
メモリ容量は、制御記憶アドレス５に必要なビット数と
マイクロ命令語に必要なビット数（通常１６〜６４ビッ
ト程度）との違いで、従来方式の制御記憶容量よシ大幅
に小さくなることが明らかである。制御記憶ｌには必要
なマイクロ命令語が重複なしに格納されているのでその
数は限定されておシ、総合的にマイクロプログラム制御
に必要なメモリ容量が大幅に節減されることが期待でき
る。
以上詳細に説明したように本発明のマイクロプログラム
制御方式によれば、マイクロ命令語を共用化し、その格
納アドレスを用いてマイクロプログラムを作成すること
によって、マイクロプログラムに必要なメモリ容量を節
減することができ、制御用メモリの大容量化を防止した
経済的な装置が提供できる効果がある。
制御方式によれば、マイクロ命令語を共用化し、その格
納アドレスを用いてマイクロプログラムを作成すること
によって、マイクロプログラムに必要なメモリ容量を節
減することができ、制御用メモリの大容量化を防止した
経済的な装置が提供できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のシーケンス・メモリのメモリ構成図である。 １・・・・・・制御記憶、２・・・・・・シーケンス・
メモリ、３・・・・・・アドレス中レジスタ、４・・・
・・・次シーケ／ス・メモリ・アドレス、５・・・・・
・制御記憶アドレス。 范 ｌ 図 第 ２ 図
図のシーケンス・メモリのメモリ構成図である。 １・・・・・・制御記憶、２・・・・・・シーケンス・
メモリ、３・・・・・・アドレス中レジスタ、４・・・
・・・次シーケ／ス・メモリ・アドレス、５・・・・・
・制御記憶アドレス。 范 ｌ 図 第 ２ 図
Claims (1)
- マイクログログラムの制御によ多情報処理を行うマイク
ロ１０グラム制御万式において、被制御回路にマイクロ
動作を指令するマイクロ命令語を複数個格納した制御記
憶と、前記マイクロ命令語の実行順序を示すシーケンス
情報と前記各マイクロ命令語の格納された前記制御記憶
のアドレスとの組を複数個格納したノーケンス・メモリ
と、このシーケンス・メモリの前記シーケンス情報出力
を一時記憶し前記シーケンス・メモリの読み出しを行う
アドレス・レジスタとを備えたことを特徴とするマイク
ロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114983A JPS59186048A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6114983A JPS59186048A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186048A true JPS59186048A (ja) | 1984-10-22 |
Family
ID=13162765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6114983A Pending JPS59186048A (ja) | 1983-04-07 | 1983-04-07 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101837A (ja) * | 1984-10-24 | 1986-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 演算器 |
-
1983
- 1983-04-07 JP JP6114983A patent/JPS59186048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101837A (ja) * | 1984-10-24 | 1986-05-20 | Nippon Telegr & Teleph Corp <Ntt> | 演算器 |
| JPH0310974B2 (ja) * | 1984-10-24 | 1991-02-14 | Nippon Telegraph & Telephone |
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