JPS586970B2 - Ｒｏｍアドレスのシ−ケンス制御方式 - Google Patents
Ｒｏｍアドレスのシ−ケンス制御方式Info
- Publication number
- JPS586970B2 JPS586970B2 JP54165029A JP16502979A JPS586970B2 JP S586970 B2 JPS586970 B2 JP S586970B2 JP 54165029 A JP54165029 A JP 54165029A JP 16502979 A JP16502979 A JP 16502979A JP S586970 B2 JPS586970 B2 JP S586970B2
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- Japan
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- rom
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Description
【発明の詳細な説明】
本発明はＲＯＭアドレスのシーケンス制御方式に関し、
特にＲＯＭより読出した命令が多重分岐アドレスの命令
であるとき、これより能率よく必要のアドレスを得るよ
うにしたＲＯＭアドレスのシーケンス制御方式に関する
。
特にＲＯＭより読出した命令が多重分岐アドレスの命令
であるとき、これより能率よく必要のアドレスを得るよ
うにしたＲＯＭアドレスのシーケンス制御方式に関する
。
ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に記入さ
れた命令を読出したとき、その命令に記入されたネクス
トアドレス情報が条件により複数の行先が選定される、
いわゆる多重分岐アドレスの場合がある。
れた命令を読出したとき、その命令に記入されたネクス
トアドレス情報が条件により複数の行先が選定される、
いわゆる多重分岐アドレスの場合がある。
即ち、第１図に示すようにネクストアドレスＮにもとづ
き命令Ｄ０を読出したとき、この命令Ｄ０が多重分岐ア
ドレスの場合には、この命令Ｄ０にそのブランチ先アド
レスＢｒａｎｃｈ ０およびこのブランチ先アドレスＢ
ｒａｎｃｈ ０を先頭アドレスとして連続的に記入され
た例えば４個の命令Ｄ１乃至Ｄ４のうちの１個を選択す
るための、例えば２ビットの選択情報ｂ１，ｂ２が記入
されている。
き命令Ｄ０を読出したとき、この命令Ｄ０が多重分岐ア
ドレスの場合には、この命令Ｄ０にそのブランチ先アド
レスＢｒａｎｃｈ ０およびこのブランチ先アドレスＢ
ｒａｎｃｈ ０を先頭アドレスとして連続的に記入され
た例えば４個の命令Ｄ１乃至Ｄ４のうちの１個を選択す
るための、例えば２ビットの選択情報ｂ１，ｂ２が記入
されている。
そしてこの選択情報ｂ１，ｂ２とそれまでに遂行された
外部条件等にもとづき上記４個の命令Ｄ１乃至Ｄ４の１
つを選択する。
外部条件等にもとづき上記４個の命令Ｄ１乃至Ｄ４の１
つを選択する。
したがってこの命令Ｄ０を読出したとき、まずそのブラ
ンチ先アドレスＢｒａｎｃｈ ０および上記選択情報ｂ
１およびｂ２と外部条件にもとづき、例えば命令Ｄ２が
読出され、次いでこれに記入されたブランチ先アドレス
Ｂｒａｎｃｈ ２に記入されたデータｄ２にもとづきジ
ョブが遂行されるようになっている。
ンチ先アドレスＢｒａｎｃｈ ０および上記選択情報ｂ
１およびｂ２と外部条件にもとづき、例えば命令Ｄ２が
読出され、次いでこれに記入されたブランチ先アドレス
Ｂｒａｎｃｈ ２に記入されたデータｄ２にもとづきジ
ョブが遂行されるようになっている。
そのため、このような多重分岐アドレスの命令Ｄ０を読
出した場合には、そのときの条件に応じて実際に必要と
するデータｄ２を読出すため、途中に命令Ｄ２を読出す
必要がある。
出した場合には、そのときの条件に応じて実際に必要と
するデータｄ２を読出すため、途中に命令Ｄ２を読出す
必要がある。
そのため、処理ステップ数の短かいデータ処理の場合に
は、この途中の命令Ｄ２を読出す必要があるためにこの
命令Ｄ２の読出しに必要としたステップが、データ処理
の能率上かなりの割合を占めることになる。
は、この途中の命令Ｄ２を読出す必要があるためにこの
命令Ｄ２の読出しに必要としたステップが、データ処理
の能率上かなりの割合を占めることになる。
したがって本発明では、このような多重分岐アドレスの
命令を読出した場合、直接必要とする命令にアクセスで
きるアドレスのシーケンス制御方式を提供することを目
的とするものであり、このために本発明におけるＲＯＭ
アドレスのシーケンス制御方式では、アドレス情報と多
重分岐先を指定する分岐先選択情報を有し、この分岐先
選択情報にもとづき上記アドレス情報に関連して指定さ
れたアドレスをアクセスするようにしたＲＯＭアドレス
のシーケンス制御方式において、ＲＯＭに対して次のア
クセスすべきアドレス情報を複数単位に区分して記入す
るとともに、アクセス先アドレスが記入されるアドレス
レジスタと、上記分岐先選択情報を解読するデコーダを
設け、上記デコーダの出力および外部回路からの出力に
応じて上記アドレスレジスタに記入されるアドレスをそ
れまでアドレスレジスタに記入されていたアドレスと関
連するアドレスにするが或いはＲＯＭから読出された所
の上記複数単位に区分けされたアドレス情報を組合せる
ことにより得られるアドレスにするか選択するようにし
たことを特徴とする。
命令を読出した場合、直接必要とする命令にアクセスで
きるアドレスのシーケンス制御方式を提供することを目
的とするものであり、このために本発明におけるＲＯＭ
アドレスのシーケンス制御方式では、アドレス情報と多
重分岐先を指定する分岐先選択情報を有し、この分岐先
選択情報にもとづき上記アドレス情報に関連して指定さ
れたアドレスをアクセスするようにしたＲＯＭアドレス
のシーケンス制御方式において、ＲＯＭに対して次のア
クセスすべきアドレス情報を複数単位に区分して記入す
るとともに、アクセス先アドレスが記入されるアドレス
レジスタと、上記分岐先選択情報を解読するデコーダを
設け、上記デコーダの出力および外部回路からの出力に
応じて上記アドレスレジスタに記入されるアドレスをそ
れまでアドレスレジスタに記入されていたアドレスと関
連するアドレスにするが或いはＲＯＭから読出された所
の上記複数単位に区分けされたアドレス情報を組合せる
ことにより得られるアドレスにするか選択するようにし
たことを特徴とする。
以下本発明の一実施例を第２図および第４図にもとづき
説明する。
説明する。
第２図は本発明の一実施例構成を示し、第３図はその分
岐先アドレスを示し、第４図は多重分岐アドレス情報に
対するアクセス状態を示す。
岐先アドレスを示し、第４図は多重分岐アドレス情報に
対するアクセス状態を示す。
図中、１はＲＯＭ、２はＲＯＭ１に対するアクセス先が
記入されるＲＯＭアドレスレジスタ、３はアドレスカウ
ンタ、４はネクストＲＯＭアドレス制御回路、５はデコ
ーダである。
記入されるＲＯＭアドレスレジスタ、３はアドレスカウ
ンタ、４はネクストＲＯＭアドレス制御回路、５はデコ
ーダである。
ＲＯＭ１にはデータ処理に際して必要な命令が記入され
ており、その１つに多重分岐アドレスを有する多重分岐
アドレスが記入されている。
ており、その１つに多重分岐アドレスを有する多重分岐
アドレスが記入されている。
この多重分岐アドレスには、通常の制御信号の外に、次
にアクセスするアクセス先のアドレス情報として例えば
４ビット構成のネクストＲＯＭアドレス情報（１），（
２），（３）と、ネクストアドレス制御信号が記入され
ている。
にアクセスするアクセス先のアドレス情報として例えば
４ビット構成のネクストＲＯＭアドレス情報（１），（
２），（３）と、ネクストアドレス制御信号が記入され
ている。
このネクストアドレス制御信号は、後述するように、多
重分岐アドレスのアドレス先を選択する機能を有するも
のである。
重分岐アドレスのアドレス先を選択する機能を有するも
のである。
ＲＯＭアドレスレジスタ２はネクストＲＯＭアドレス制
御回路４から印加される選択信号にもとづき、ＲＯＭア
ドレスレジスタ２の内容を、第３図に示す如く、（イ）
そのとき記入されていたアドレスに対しアドレスカウン
タ３により＋１したアドレスを記入するか、（ロ）その
とき記入されていたアドレスの上位ビットにネクストＲ
ＯＭアドレス（３）を連結して構成したアドレスを記入
するか、（ハ）ネクストＲＯＭアドレス（１）および（
２）を連結して構成したアドレスを記入するか、（ニ）
ネクストＲＯＭアドレス（１）および（３）を連結して
構成したアドレスを記入するものである。
御回路４から印加される選択信号にもとづき、ＲＯＭア
ドレスレジスタ２の内容を、第３図に示す如く、（イ）
そのとき記入されていたアドレスに対しアドレスカウン
タ３により＋１したアドレスを記入するか、（ロ）その
とき記入されていたアドレスの上位ビットにネクストＲ
ＯＭアドレス（３）を連結して構成したアドレスを記入
するか、（ハ）ネクストＲＯＭアドレス（１）および（
２）を連結して構成したアドレスを記入するか、（ニ）
ネクストＲＯＭアドレス（１）および（３）を連結して
構成したアドレスを記入するものである。
ネクス｝ＲＯＭアドレス制御回路４はデコーダ５から伝
達される制御信号と外部回路から伝達される制御信号に
したがって、上記ＲＯＭアドレスレジスタ２に上記（イ
）乃至（ニ）のいずれかにもとづくアドレスを記入させ
る選択信号を上記アドレスレジスタ２に伝達する。
達される制御信号と外部回路から伝達される制御信号に
したがって、上記ＲＯＭアドレスレジスタ２に上記（イ
）乃至（ニ）のいずれかにもとづくアドレスを記入させ
る選択信号を上記アドレスレジスタ２に伝達する。
デコーダ５はＲＯＭＩに記入されたネクストアドレス制
御信号をデコードするものである。
御信号をデコードするものである。
したがって、第４図に示す如く、データ処理に際して読
出した命令に記入されたネクストアドレスＮをアクセス
してその令命を読出したとき、これが多重分岐アドレス
付命令であれば、第２図に示す如く、デコーダ５および
外部回路条件に応じＲＯＭアドレスレジスタ２に上記（
イ）乃至（ニ）のいずれかのアドレスを記入するように
、ネクストＲＯＭアドレス制御回路４はアドレスレジス
タ２に選択信号を伝達する。
出した命令に記入されたネクストアドレスＮをアクセス
してその令命を読出したとき、これが多重分岐アドレス
付命令であれば、第２図に示す如く、デコーダ５および
外部回路条件に応じＲＯＭアドレスレジスタ２に上記（
イ）乃至（ニ）のいずれかのアドレスを記入するように
、ネクストＲＯＭアドレス制御回路４はアドレスレジス
タ２に選択信号を伝達する。
これにより、ブランチアドレス■乃至ブランチアドレス
■のいずれかに次の命令の読出しが行なわれ、これにも
とづきデータ処理が実行される。
■のいずれかに次の命令の読出しが行なわれ、これにも
とづきデータ処理が実行される。
したがって本発明によれば、第１図に示される従来のよ
うに、まずブランチ０を先頭アドレスとする４個の命令
Ｄ１乃至Ｄ４の１つを選択し、これにもとづき実際のデ
ータ処理に必要なブランチ１乃至ブランチ４の１つを読
出してデータ処理をする代りに、ネクストＲＯＭアドレ
ス情報（１），（２），（３）として任意の所定のもの
を与えておき、これらをダイナミックに組合わせて直接
必要とするブランチアドレスに対してアクセスすること
ができるので、データ処理に必要なステップ数が少なく
とも１つ短かくすることができる。
うに、まずブランチ０を先頭アドレスとする４個の命令
Ｄ１乃至Ｄ４の１つを選択し、これにもとづき実際のデ
ータ処理に必要なブランチ１乃至ブランチ４の１つを読
出してデータ処理をする代りに、ネクストＲＯＭアドレ
ス情報（１），（２），（３）として任意の所定のもの
を与えておき、これらをダイナミックに組合わせて直接
必要とするブランチアドレスに対してアクセスすること
ができるので、データ処理に必要なステップ数が少なく
とも１つ短かくすることができる。
それ故、データ処理に必要なステップ数が短かいジョブ
に対しては、非常に早くデータ処理を行なうことができ
る。
に対しては、非常に早くデータ処理を行なうことができ
る。
なお、第１図において、先づブランチ０を先頭アドレス
とする命令Ｄ１乃至Ｄ４の１つを読出してから実際に必
要なデータｄ１乃至ｄ４の１つにアクセスしなければな
らないのは、通常の処理では命令Ｄ１乃至Ｄ４の１つの
みではデータ処理が遂行できず、例えばｄ１ の場合に
はこれを先頭アドレスとして次に＋１された数アドレス
にわたるステップの命令を実行するためであり、選択情
報ｂ１，ｂ２のみではこのように数アドレス分を区切っ
て複数のアドレスを指示することはできないことによる
。
とする命令Ｄ１乃至Ｄ４の１つを読出してから実際に必
要なデータｄ１乃至ｄ４の１つにアクセスしなければな
らないのは、通常の処理では命令Ｄ１乃至Ｄ４の１つの
みではデータ処理が遂行できず、例えばｄ１ の場合に
はこれを先頭アドレスとして次に＋１された数アドレス
にわたるステップの命令を実行するためであり、選択情
報ｂ１，ｂ２のみではこのように数アドレス分を区切っ
て複数のアドレスを指示することはできないことによる
。
結局本発明によれば、多重分岐付アドレス情報に対して
も能率的にデータ処理を実行することができる。
も能率的にデータ処理を実行することができる。
第１図は従来の多重分岐アドレス情報に対するアクセス
動作説明図、第２図は本発明の一実施例構成を示し、第
３図はその分岐先アドレスを示し、第４図は本発明にお
ける多重分岐アドレス情報に対するアクセス動作説明図
である。 図中、１はＲＯＭ、２はＲＯＭアドレスレジスタ、３は
アドレスカウンタ、４はネクストＲＯＭアドレス制御回
路、５はデコーダをそれぞれ示す。
動作説明図、第２図は本発明の一実施例構成を示し、第
３図はその分岐先アドレスを示し、第４図は本発明にお
ける多重分岐アドレス情報に対するアクセス動作説明図
である。 図中、１はＲＯＭ、２はＲＯＭアドレスレジスタ、３は
アドレスカウンタ、４はネクストＲＯＭアドレス制御回
路、５はデコーダをそれぞれ示す。
Claims (1)
- １ アドレス情報と多重分岐先を指定する分岐先選択情
報を有し、この分岐先選択情報にもとづき上記アドレス
情報に関連して指定されたアドレスをアクセスするよう
にしたＲＯＭアドレスのシーケンス制御方式において、
ＲＯＭに対して次にアクセスすべきアドレス情報を複数
単位に区分して記入するとともに、アクセス先アドレス
が記入されるアドレスレジスタと、上記分岐先選択情報
を解読するデコーダを設け、上記デコーダの出力および
外部回路からの出力に応じて上記アドレスレジスタに記
入されるアドレスをそれまでアドレスレジスタに記入さ
れていたアドレスと関連するアドレスにするか或いはＲ
ＯＭから読出された所の上記複数単位に区分されたアド
レス情報を組合せることにより得られるアドレスにする
か選択するようにしたことを特徴とするＲＯＭアドレス
のシーケンス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165029A JPS586970B2 (ja) | 1979-12-19 | 1979-12-19 | Ｒｏｍアドレスのシ−ケンス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54165029A JPS586970B2 (ja) | 1979-12-19 | 1979-12-19 | Ｒｏｍアドレスのシ−ケンス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5687142A JPS5687142A (en) | 1981-07-15 |
| JPS586970B2 true JPS586970B2 (ja) | 1983-02-07 |
Family
ID=15804481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54165029A Expired JPS586970B2 (ja) | 1979-12-19 | 1979-12-19 | Ｒｏｍアドレスのシ−ケンス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586970B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112143A (ja) * | 1983-11-22 | 1985-06-18 | Nec Ic Microcomput Syst Ltd | ネクストアドレス指定ｒｏｍ |
| JPS6282402A (ja) * | 1985-10-07 | 1987-04-15 | Toshiba Corp | シ−ケンス制御装置 |
| JPH0713779B2 (ja) * | 1987-08-12 | 1995-02-15 | 株式会社日立製作所 | シ−ケンスコントロ−ラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49103548A (ja) * | 1973-02-05 | 1974-10-01 | ||
| JPS5058960A (ja) * | 1973-09-25 | 1975-05-22 |
-
1979
- 1979-12-19 JP JP54165029A patent/JPS586970B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49103548A (ja) * | 1973-02-05 | 1974-10-01 | ||
| JPS5058960A (ja) * | 1973-09-25 | 1975-05-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5687142A (en) | 1981-07-15 |
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