JPH0731636B2 - メモリアドレス回路 - Google Patents
メモリアドレス回路Info
- Publication number
- JPH0731636B2 JPH0731636B2 JP60085821A JP8582185A JPH0731636B2 JP H0731636 B2 JPH0731636 B2 JP H0731636B2 JP 60085821 A JP60085821 A JP 60085821A JP 8582185 A JP8582185 A JP 8582185A JP H0731636 B2 JPH0731636 B2 JP H0731636B2
- Authority
- JP
- Japan
- Prior art keywords
- bank
- address
- memory
- register
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリバンク構成を有するマイクロコンピュー
タに関し、特にメモリアドレス回路に関する。
タに関し、特にメモリアドレス回路に関する。
従来、この種のマイクロコンピュータは、メモリバンク
を記憶するバンク指定レジスタによってバンク指定を行
い、そのバンク内のアドレスを指定して、メモリからデ
ータの読出しやメモリへのデータの書込みを行う構成と
なっていた。
を記憶するバンク指定レジスタによってバンク指定を行
い、そのバンク内のアドレスを指定して、メモリからデ
ータの読出しやメモリへのデータの書込みを行う構成と
なっていた。
上述した従来のマイクロコンピュータは、メモリバンク
指定レジスタを書替えなければバンク指定を変更できな
いため、異なるバンク間でのデータ輸送を行う場合に
は、まず転送先のメモリのバンクを指定し、所定のアド
レスを指定してデータの読出しを行い、アキュームレー
タ等のレジスタに一時記憶し、次に転送先のメモリにバ
ンク指定を変更し、所定のアドレスを指定して、記憶デ
ータの書込みを行わなければならない。
指定レジスタを書替えなければバンク指定を変更できな
いため、異なるバンク間でのデータ輸送を行う場合に
は、まず転送先のメモリのバンクを指定し、所定のアド
レスを指定してデータの読出しを行い、アキュームレー
タ等のレジスタに一時記憶し、次に転送先のメモリにバ
ンク指定を変更し、所定のアドレスを指定して、記憶デ
ータの書込みを行わなければならない。
このように、従来のマイクロコンピュータはバンクの指
定を頻繁に変更しなければならないため、データ転送の
効率は極度に低下しており、特に、入出力回路をメモリ
空間にマッピングするメモリマップドI/0方式の場合
は、データの入出力のスピードも低くおさえられるとい
う欠点がある。
定を頻繁に変更しなければならないため、データ転送の
効率は極度に低下しており、特に、入出力回路をメモリ
空間にマッピングするメモリマップドI/0方式の場合
は、データの入出力のスピードも低くおさえられるとい
う欠点がある。
本発明は、データ転送を行なう特定バンクを予めレジス
タに保持しておき、かつ異なるバンク間でデータ転送を
行なう場合のアドレッシングモードを追加し、このモー
ドにすることによりアドレス指定の範囲に従ってメモリ
バンクを自動的に変更するようにしたものである。
タに保持しておき、かつ異なるバンク間でデータ転送を
行なう場合のアドレッシングモードを追加し、このモー
ドにすることによりアドレス指定の範囲に従ってメモリ
バンクを自動的に変更するようにしたものである。
すなわち、本発明のメモリアドレス回路は、バンク指定
レジスタと、第１および第２の特定バンクをそれぞれ記
憶する第１および第２のお特定バンクレジスタと、アド
レッシングモードを記憶するアドレッシングモードフラ
グと、アドレス指定レジスタと、アドレス指定レジスタ
の特定ビットの値をデコードし、アドレス指定レジスタ
で指定されたアドレスが第１および第２のアドレス範囲
のいずれにあるかを示すデコード信号を出力するアドレ
スデコーダと、バンク指定レジスタ、第１および第２の
特定バンクレジスタ、アドレッシングモードフラグの記
憶内容とアドレスデコーダからのデコード信号を入力
し、アドレッシングモードが第１のモードの場合にはバ
ンク指定レジスタに記憶されているメモリバンクを指定
し、アドレッシングモードが第２のモードの場合にはメ
モリアドレスが第１のアドレス範囲であれば第１の特定
バンクを指定し、メモリアドレスが第２のアドレス範囲
であれば第２の特定バンクを指定するバンク指定信号を
出力する選択回路を有する。
レジスタと、第１および第２の特定バンクをそれぞれ記
憶する第１および第２のお特定バンクレジスタと、アド
レッシングモードを記憶するアドレッシングモードフラ
グと、アドレス指定レジスタと、アドレス指定レジスタ
の特定ビットの値をデコードし、アドレス指定レジスタ
で指定されたアドレスが第１および第２のアドレス範囲
のいずれにあるかを示すデコード信号を出力するアドレ
スデコーダと、バンク指定レジスタ、第１および第２の
特定バンクレジスタ、アドレッシングモードフラグの記
憶内容とアドレスデコーダからのデコード信号を入力
し、アドレッシングモードが第１のモードの場合にはバ
ンク指定レジスタに記憶されているメモリバンクを指定
し、アドレッシングモードが第２のモードの場合にはメ
モリアドレスが第１のアドレス範囲であれば第１の特定
バンクを指定し、メモリアドレスが第２のアドレス範囲
であれば第２の特定バンクを指定するバンク指定信号を
出力する選択回路を有する。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるメモリアドレス回路の一実施例
（16バンク構成のメモリをアドレスする）のブロック図
である。
（16バンク構成のメモリをアドレスする）のブロック図
である。
アドレス指定レジスタ１（８ビット）はメモリバンク内
のアドレスを記憶し、アドレス信号A0からA7を出力す
る。アドレスデコーダ３は、アドレス信号A6とA7を入力
し、表−１に示すように、両者が共に“1"の時はデコー
ド信号Ｄとして“1"を出力し、それ以外の時は“0"を出
力するアンドゲートである。
のアドレスを記憶し、アドレス信号A0からA7を出力す
る。アドレスデコーダ３は、アドレス信号A6とA7を入力
し、表−１に示すように、両者が共に“1"の時はデコー
ド信号Ｄとして“1"を出力し、それ以外の時は“0"を出
力するアンドゲートである。
したがって、アドレス指定レジスタ１の記憶内容がOOH
からBFHまでの場合はデコード信号Ｄは“0"で、COHから
FFHまでの場合はデコード信号Ｄは“1"である。バンク
指定レジスタ２（４ビット）は、処理するメモリバンク
の値（０から15）を記憶する。アドレッシングモードフ
ラグ４（１ビット）はメモリバンクのアドレッシングモ
ードを記憶し、モード信号Ｍを出力する。第１の特定バ
ンクレジスタ５（４ビット）は、特定値０（第１の特定
バンク）を記憶する。第２の特定バンクレジスタ６（４
ビット）は特定値15（第２の特定バンク）を記憶する。
選択回路７はバンク指定レジスタ２と第２の特定バンク
レジスタ５と第２の特定バンクレジスタ６の記憶内容を
データ入力とし、デコード信号Ｄとモード信号Ｍを制御
入力とし、表−２に示すように、モード信号Ｍが“1"の
時はデコード信号Ｄによらず、バンク指定レジスタ２の
記憶データを選択し、モード信号Ｍが“0"で、デコード
信号Ｄが“0"の時は第１の特定レジスタ５の記憶内容
“0"を選択し、モード信号Ｍが“0"で、デコード信号Ｄ
が“1"の時は第２の特定レジスタ６の記憶内容“15"を
選択し、メモリのバンク指定を行うバンク指定信号Ｓを
出力する。
からBFHまでの場合はデコード信号Ｄは“0"で、COHから
FFHまでの場合はデコード信号Ｄは“1"である。バンク
指定レジスタ２（４ビット）は、処理するメモリバンク
の値（０から15）を記憶する。アドレッシングモードフ
ラグ４（１ビット）はメモリバンクのアドレッシングモ
ードを記憶し、モード信号Ｍを出力する。第１の特定バ
ンクレジスタ５（４ビット）は、特定値０（第１の特定
バンク）を記憶する。第２の特定バンクレジスタ６（４
ビット）は特定値15（第２の特定バンク）を記憶する。
選択回路７はバンク指定レジスタ２と第２の特定バンク
レジスタ５と第２の特定バンクレジスタ６の記憶内容を
データ入力とし、デコード信号Ｄとモード信号Ｍを制御
入力とし、表−２に示すように、モード信号Ｍが“1"の
時はデコード信号Ｄによらず、バンク指定レジスタ２の
記憶データを選択し、モード信号Ｍが“0"で、デコード
信号Ｄが“0"の時は第１の特定レジスタ５の記憶内容
“0"を選択し、モード信号Ｍが“0"で、デコード信号Ｄ
が“1"の時は第２の特定レジスタ６の記憶内容“15"を
選択し、メモリのバンク指定を行うバンク指定信号Ｓを
出力する。
次に本実施例の動作を説明する。
（１）モード信号Ｍが“1"の場合。
この場合、デコード信号Ｄによらず、常にバンク指定レ
ジスタ２の記憶データがバンク指定信号Ｓに選択される
ため、バンク指定レジスタ２の値によってバンクが指定
できる。
ジスタ２の記憶データがバンク指定信号Ｓに選択される
ため、バンク指定レジスタ２の値によってバンクが指定
できる。
第２図は、モード信号Ｍが“1"の時にアドレス指定でき
る範囲を示したアドレスマップである。このモードで
は、バンク指定レジスタ２に0,1,…,15を設定すること
により任意のバンクの全アドレスがアドレス指定可能
で、従来のマイクロコンピュータはこのモードのみ有し
ていた。
る範囲を示したアドレスマップである。このモードで
は、バンク指定レジスタ２に0,1,…,15を設定すること
により任意のバンクの全アドレスがアドレス指定可能
で、従来のマイクロコンピュータはこのモードのみ有し
ていた。
（２）モード信号Ｍが“0"の場合。
この場合、デコード信号Ｄによってバンク指定が変化
し、メモリアドレスがOOHからBFHである時はデコード信
号Ｄが“0"であるため、第１の特定バンクであるバンク
０が指定される。また、メモリアドレスがCOHからFFHで
ある時は、デコード信号Ｄが“1"であるため、第２の特
定バンクであるバンク15が指定される。
し、メモリアドレスがOOHからBFHである時はデコード信
号Ｄが“0"であるため、第１の特定バンクであるバンク
０が指定される。また、メモリアドレスがCOHからFFHで
ある時は、デコード信号Ｄが“1"であるため、第２の特
定バンクであるバンク15が指定される。
第３図はこのモードにおいてアドレス指定できる範囲を
示したアドレスマップである。このモードでは、バンク
指定レジスタ２を変更しなくてもアドレス指定の変更だ
けで、バンク０のOOH番地からBFH番地までと、バンク15
のCOH番地からFFH番地までとを切換えて指定することが
可能である。したがって、入出力ハードウエアをバンク
15のCOH番地からFFH番地までにマッピングしておけば、
COH番地からFFH番地を指定した時はバンク15が指定さ
れ、OOH番地からBFH番地を指定した時は自動的にバンク
０に指定が切換わるため、バンク15の入出力ハードウエ
アとバンク０のメモリとの間でバンク指定を行うバンク
指定レジスタ２を書きかえること無しに連続的にしかも
効率良くデータ転送ができる。
示したアドレスマップである。このモードでは、バンク
指定レジスタ２を変更しなくてもアドレス指定の変更だ
けで、バンク０のOOH番地からBFH番地までと、バンク15
のCOH番地からFFH番地までとを切換えて指定することが
可能である。したがって、入出力ハードウエアをバンク
15のCOH番地からFFH番地までにマッピングしておけば、
COH番地からFFH番地を指定した時はバンク15が指定さ
れ、OOH番地からBFH番地を指定した時は自動的にバンク
０に指定が切換わるため、バンク15の入出力ハードウエ
アとバンク０のメモリとの間でバンク指定を行うバンク
指定レジスタ２を書きかえること無しに連続的にしかも
効率良くデータ転送ができる。
なお、本実施例においては、メモリバンク０とメモリバ
ンク15との間におけるデータ転送を例にしたが、第１の
特定バンクレジスタ５および第２の特定バンクレジスタ
６を命令によって書替えられるようにすれば、16バンク
内の任意の２つのバンクの間で転送が可能となる。ま
た、本実施例においてはメモリアドレスの上位２ビット
A6、A7をデコードして、バンク15の64アドレスとバンク
０の192アドレスに分割しているが、最上位ビットA7の
みをデコードし、バンク15とバンク０のおのおの128ア
ドレスとすればアドレスデコーダ３の省略をはかること
もできる。さらに、本実施例において、メモリアドレス
を指定する方法は命令コードに含まれるイミーディエト
データによる直接アドレッシングおよびデータポインタ
等のレジスタに記憶しているデータによる間接アドレッ
シングのいずれのアドレッシングでも可能であるが、い
ずれか一方のアドレッシングで本実施例のメモリアドレ
ス指定方式を採用し、もう一方は従来のメモリアドレス
指定方式にしておいてもよい。
ンク15との間におけるデータ転送を例にしたが、第１の
特定バンクレジスタ５および第２の特定バンクレジスタ
６を命令によって書替えられるようにすれば、16バンク
内の任意の２つのバンクの間で転送が可能となる。ま
た、本実施例においてはメモリアドレスの上位２ビット
A6、A7をデコードして、バンク15の64アドレスとバンク
０の192アドレスに分割しているが、最上位ビットA7の
みをデコードし、バンク15とバンク０のおのおの128ア
ドレスとすればアドレスデコーダ３の省略をはかること
もできる。さらに、本実施例において、メモリアドレス
を指定する方法は命令コードに含まれるイミーディエト
データによる直接アドレッシングおよびデータポインタ
等のレジスタに記憶しているデータによる間接アドレッ
シングのいずれのアドレッシングでも可能であるが、い
ずれか一方のアドレッシングで本実施例のメモリアドレ
ス指定方式を採用し、もう一方は従来のメモリアドレス
指定方式にしておいてもよい。
以上説明したように本発明は、アドレス指定の範囲に従
ってメモリバンクを自動的に変更するアドレッシングモ
ードを追加することにより、メモリバンクを指定するバ
ンク指定レジスタをいちいち変更することなく異なるメ
モリバンク間で効率的にデータ転送ができる効果があ
る。
ってメモリバンクを自動的に変更するアドレッシングモ
ードを追加することにより、メモリバンクを指定するバ
ンク指定レジスタをいちいち変更することなく異なるメ
モリバンク間で効率的にデータ転送ができる効果があ
る。
第１図は本発明によるメモリアドレス回路の一実施例の
ブロック図、第２図、第３図はアドレスマップである。 １…アドレス指定レジスタ、２…バンク指定レジスタ、
３…アドレスデコーダ、４…アドレッシングモードフラ
グ、５…第１の特定バンクレジスタ、６…第２の特定バ
ンクレジスタ、７…選択回路、A0〜A7…アドレス信号、
Ｄ…デコード信号、Ｍ…モード信号、Ｓ…バンク指定信
号。
ブロック図、第２図、第３図はアドレスマップである。 １…アドレス指定レジスタ、２…バンク指定レジスタ、
３…アドレスデコーダ、４…アドレッシングモードフラ
グ、５…第１の特定バンクレジスタ、６…第２の特定バ
ンクレジスタ、７…選択回路、A0〜A7…アドレス信号、
Ｄ…デコード信号、Ｍ…モード信号、Ｓ…バンク指定信
号。
Claims (1)
- 【請求項１】メモリバンク構成を有するマイクロコンピ
ュータにおいて、バンク指定レジスタと、第１および第
２の特定バンクをそれぞれ記憶する第１および第２の特
定バンクレジスタと、アドレッシングモードを記憶する
アドレッシングモードフラグと、アドレス指定レジスタ
と、前記アドレス指定レジスタの特定ビットの値に応じ
て前記アドレス指定レジスタで指定されたアドレスが前
記第１の特定バンク内の第１のアドレス範囲または前記
第２の特定バンク内の第２のアドレス範囲のいずれかに
あるかを示すデコード信号を出力するアドレスデコーダ
と、前記バンク指定レジスタの記憶内容、前記第１およ
び第２の特定バンクレジスタの記憶内容、前記アドレッ
シングモードフラグの記憶内容と前記アドレスデコーダ
からのデコード信号を入力し、前記アドレッシングモー
ドが第１のモードの場合には前記バング指定レジスタに
記憶されているメモリバンクを指定し、前記アドレッシ
ングモードが第２のモードの場合には前記メモリアドレ
スが前記第１のアドレス範囲であれば前記第１の特定バ
ンクを指定し、前記メモリアドレスが前記第２のアドレ
ス範囲であれば前記第２の特定バンク指定信号を出力す
る選択回路とを有することを特徴とするメモリアドレス
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085821A JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085821A JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61243546A JPS61243546A (ja) | 1986-10-29 |
| JPH0731636B2 true JPH0731636B2 (ja) | 1995-04-10 |
Family
ID=13869518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085821A Expired - Lifetime JPH0731636B2 (ja) | 1985-04-22 | 1985-04-22 | メモリアドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731636B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119456A (ja) * | 1982-12-27 | 1984-07-10 | Toshiba Corp | セグメンテイシヨンされたメモリのアクセス方式 |
| JPS59225466A (ja) * | 1983-06-06 | 1984-12-18 | Ricoh Co Ltd | メモリアドレス制御方式 |
-
1985
- 1985-04-22 JP JP60085821A patent/JPH0731636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61243546A (ja) | 1986-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0248931B2 (ja) | ||
| US4805092A (en) | Electronic circuit for extending the addressing capacity of a processor | |
| US4949242A (en) | Microcomputer capable of accessing continuous addresses for a short time | |
| US4754435A (en) | Semiconductor device having a memory circuit | |
| JPH0210467A (ja) | ベクトル・レジスタ・フアイル | |
| KR920004279B1 (ko) | 포인터레지스터를 구비한 마이크로프로세서 | |
| JPH0731636B2 (ja) | メモリアドレス回路 | |
| JPS6045994A (ja) | Ｐｒｏｍによる情報記憶方法 | |
| JPS586970B2 (ja) | Ｒｏｍアドレスのシ−ケンス制御方式 | |
| JPS607678A (ja) | メモリ構成方式 | |
| JPS61838A (ja) | マイクロプログラム制御装置 | |
| JP3155840B2 (ja) | マイクロプロセッサ | |
| JPS61839A (ja) | マイクロプログラム制御装置 | |
| JPS623462B2 (ja) | ||
| KR100215903B1 (ko) | 메모리의리드/라이트회로 | |
| JPH0690680B2 (ja) | 情報処理装置 | |
| JPH1139222A (ja) | マイクロコンピュータ | |
| JPH01290052A (ja) | キャッシュメモリ | |
| JPS6227414B2 (ja) | ||
| JPS602703B2 (ja) | 記憶装置リ−ド／ライト処理方式 | |
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH02127743A (ja) | メモリ制御方式 | |
| JPS61233834A (ja) | マイクロプログラム処理装置 | |
| JPH03163651A (ja) | デュアルポートメモリの割込み発生回路 | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 |