JPH0210467A - ベクトル・レジスタ・フアイル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル処理コンピュータ・システムのベク
トル・レジスタ・ファイルに関する。

〔発明の背景〕

ベクトル処理コンピュータ・システムにおいて、ベクト
ル・レジスタは、代表的には、計算のためベクトルを記
憶するのに使用される。このようなシステムにおけるオ
ペレーションは、同時にベクトルに対して実行される。

たとえば、ベクトル処理システムにおけるＡＤＤ　ＶＲ
ＥＧＩ、ＶＲＫＧ２．ＶＲＥＧ３のようなオペレーショ
ンによシ、ベクトル・レジスタ１における第１エレメン
トは、ベクトル・レジスタ２の第１エレメントに加えら
れ、その結果がベクトル・レジスタ３の第１エレメント
に記憶される。同様に、ベクトル・レジスタ１の第２エ
レメントハ、ベクトル・レジスタ２の第２エレメントに
加えられ、その結果がベクトル・レジスタ３の第２エレ
メントに記憶される。ベクトル・レジスタ１とベクトル
・レジスタ２の各エレメントは、同じ様に処理され、ベ
クトル・レジスタ３の対応するエレメントに記憶される
。

このようなコンピュータ・システムの処理速度を増すた
め、一般に、マルチボート・メモリを使用シテ、ベクト
ル・レジスタ・ファイルを構成している。このようなマ
ルチボート・メモリは、単一のメモリ・サイクルにおい
て、複数のメモリ・ロケーションに書き込みまたは読み
出しができるという利点を有している。しかし、このよ
うなマルチボート・メモリは、設計、構成、購入価格が
単一ボートのメモリよりも高く、しかも単一ボートのメ
モリよυも容易には入手できず、また一般に単一ボート
のメモリよシも処理速度が遅いという欠点を有している
。

したがって、本発明の目的は、マルチボート・メモリに
速度の利点を持たせながら、単一ボート・メモリ・セル
金使用しているベクトル処理コンピュータ・システムの
ベクトル・レジスタ・ファイルを提供することである。

周知のベクトル処理システムは、一般にいくらか制限さ
れた大きさのベクトル・レジスタ・ファイ′ルを使用し
ている。たとえば、ミネソタ州ミネアポリス所在のクレ
イ・リサーチ社製の代表的なりレイ・コンピュータ・シ
ステムは、それぞれ、深さが６４エレメントで、合計５
１２エレメントの８つのベクトル・レジスタを有してい
る。別の周知のシステムは、ベクトル・レジスタのスペ
ースを２〜４倍、使用している。通常、ベクトル・レジ
スタのスペースを増加するには、各ベクトル・レジスタ
の深さを（たとえば、１２８または２５６の深さに）増
やすことによって行なわれる。本発明の第２の目的は、
ベクトル・レジスタのスペースの使用し得る量を増し、
かつスペースの使用および管理のフレキシビリティを増
すことである。

本発明の第３の目的は、ベクトルに対して作用するイン
ストラクションを実行し、および任意のポイントにおい
てベクトルのアクセスを必要とする計算ができるような
プログラミング・フレキシビリティ全供給することでお
る。このような計算の例としては、復帰および累積計算
またはその一力である。

〔発明の概要〕

本発明のベクトル・レジスタ・ファイルおよびベクトル
・レジスタ・ファイルのアクセス金管理する方法につい
て説明する。本発明は、複数のバンクで構成され、かつ
マルチポート・メモリのようにするため、システム・ク
ロック速度の少なくとも２倍で動作するスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）’に使用して
いる。ベクトル・レジスタ・ファイルを構成するのにＳ
ＲＡＭを使用することによシ、多くの利点を得ることが
できる。

ま九、ＳＲＡＭ’ｚ使用することによシ、コンピュータ
・システムは、比較的多くのベクトル・レジスタ・ファ
イルのスペースを有するように構成できる。このスペー
スは、複数の文脈領域に分割でき、各文脈領域は、それ
ぞれのプロセスを支持している。このような文脈領域を
使用することにより、プロセスを切シ換える場合、ベク
トル・レジスタ・ファイルの文脈情報をディスクにスワ
ップする必要がない。また、本発明は、システム・ペー
ス・レジスタ、ユーザ・ペース・レジスタ、および複数
の文脈領域の使用を支持するシステム・リミット・レジ
スタの使用を開示している。

さらに、本発明は、ベクトル中の各エレメントすなわち
セルを任意にアドレスをできるよ、うにした、文脈領域
をアドレスするアドレシング方法を開示している。

以下、添付の図面に基いて、本発明の実施例に関し説明
する。

〔実施例〕

本発明のベクトル・レジスタ・ファイルについて説明す
る。以下の説明において、ビット数、次元など様々な特
定な記載は、本発明の理解を助けるためのものであって
、本発明はこれら特定な記載に限定されないことは、当
業者には明白であろう。また、周知の技術については、
本発明を不明瞭にしないよう詳細な記載は省略する。

本発明において、ランダム・アクセス・メモリ（ＲＡＭ
）の複数のバンクとして、ベクトル処理コンピュータ・
システムにベクトル・レジスタ・ファイルを配列してい
る。ここで使用される目的に関して、語１バンク”は、
メモリの独立的にサイクル可能な集合のことを意味して
いる。すなわち、複数のバンクのそれぞれは、同じクロ
ック・サイクルにおいて独立的にアドレスされることが
できる。

第１図は、本発明の実施例の詳細を示している。

この実施例では、ベクトル・レジスタ・ファイルに対し
て、４つのメモリ・バンク１０１　、１０２　。

１０３　、１０４が用いられている。各バンク１０１゜
１０２　、１０３　、１０４は、１つのバンクが２．０
４８個の６４ピント・エレメントから成るように配列さ
れた８個の２．０４８　Ｘ　ｆ３スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）から成る。

本発明は、２つの技術を組合せることによシ、８ボート
・メモリと論理的に同じにしている。第１に、メモリを
、４つのバンク、すなわち独立的にサイクル可能な集合
に配列して、４ボート・メモリと同様にしている（すな
わち、バンク２，３からの読み出しと同じクロック・サ
イクルにおいて、バンク０．１に書込みが行なわれる）
。第２に、本発明は、システムのクロック速度の少なく
とも２倍のアクセス時間を有するＳＲＡＭｔ−使用して
、所定のシステム・クロック・サイクルにおいて各バン
クを有効に２回アクセスできるようにしている。本実施
例では、システム・クロックは、１２０ナノ秒（ｎ８）
で進行しているので、多くの６０ｎｓのアクセス時間の
ＳＲＡＭ’ｉ用いなければならない。３５ｎｓ以上のア
クセス時間のＳＲＡＭを使用することが望ましい。した
がって、４つのバンクのそれぞれは、所定のどのクロッ
ク・サイクルでも２回アクセスされ、論理８ボートのメ
モリが得られる。

なお、これら方法は、マルチ・ポート・メモリを得るた
め、個々にまたは組合せて使用できることは、当業者に
は明白であろう。また、システム・クロック当シ２回よ
シ多くのアクセスを行なうのに、本発明の思想から離れ
ることなく、異なるバンク数、異なる大きさのメモリ、
または異なる速度のメモリを用いてもよいことは、当業
者には明白であろう。

ＳＲＡＭから成るベクトル・レジスタ・ファイルを本発
明において使用することによシ得られる利点は、ＳＲＡ
Ｍが比較的安価で、複数の売手からＳＲＡＭ１入手でき
、しかも現在のＳＲＡＭ技術から得られる速度が比較的
速いことである。これら利点および他の要因によシ、周
知のベクトル処理システムにおいて用いられている大き
さよシも大きいベクトル・レジスタ・ファイルを使用で
きる。

本発明は、ベクトル・レジスタ・ファイルの管理および
使用に関するいくつかの発明的技術および特徴を開示し
ている。

本発明の特徴の１つとして、複数のバンクのそれぞれは
、複数のベクトル・レジスタに分割される。たとえば、
第２図に示すように、バンク２０１゜２０２　、２０３
　、２０４　ハ、複数のベクトル・レジスタ２１０　、
２１１　、２１２　、２１３に分割される。第２図にお
いて、　　２，０４８エレメントのバンクのそれぞれは
、６４個の３２エレメント・ベクトル・レジスタに分割
される。

実際バンク３０１　、３０２　、３０３　、３０４は、
最大ｐまでのいずれかの数ｎ個のベクトル・レジスタに
分割される。なお、ｐは、１つのバンクにおけるエレメ
ントの数である。各ベクトル・レジスタは、ｐ／ｎ個の
エレメントを有している。ｐおよびｎに与える特定の値
は、個々のケースにおいて、ベクトル・レジスタが多く
のエレメントを持つようにするか、おるいはベクトル・
レジスタの数全多くするのかの長所短所のトレードオフ
にしたがい、通常のやり方に従って決めればよい。この
連窓のや９方は、ある場合にはハードウェア装置、また
ある場合にはソフトウェア的な手法に依存するものとな
る。

本発明全使用することにより、ベクトル・レジスタは、
１つのバンクのいずれかのエレメントにおいて開始する
。エレメントをアドレスする特定の方法は、第６図にお
いて詳細に示されている。

本実施例において、特定のベクトル・レジスタは、バン
ク・ナンバおよびオフセットを用いて示されている。た
とえば、ＶＲ’０（０）は、バンク０における第１ベク
トル・レジスタで、ＶＲＯ（３２）は、ベクトル・レジ
スタが３２エレメントの長さの、バンク０における第２
ベクトル・レジスタで、ＶＲＯ（６４）は、バンク０に
おける第３ベクトル・レジスタである。

１つの改変例では、ベクトル・レジスタは、バンク・ナ
ンバとベクトル・ナンバを用いて示されている。たとえ
ば、ＶＲｏ、０は、バンク０、ナンバ０のベクトル・レ
ジスタである。したがって、システムは、ベクトル・ナ
ンバ（たとえば、０）をオフセットにトランスレートす
るよう応答可能である。ＶＲｏ、１は、ベクトル０の第
２ベクトル・レジスタである。そして、システムは、ベ
クトル・ナンバ（たとえば、１）をオフセットにトラン
スレートするよう応答可能である。たとえば、各ベクト
ル・レジスタが、３２エレメントの幅である場合、シス
テムは、ベクトル１をオフセット３２にトランスレート
する。

第３の例としては、ベクトル・レジスタは、ベクトル・
レジスタのナンバのみで示されている。

したがって、システムは、ベクトル・ナンバをバンクお
よびオフセットにトランスレートするよう応答可能であ
る。たとえば、ＶＲＯは、バンク０、オフセット０にト
ランスレートされ、ＶＲｌは、バンク１、オフセット０
にトランスレートされ、ＶＢ２は、バ／り２、オフセッ
トＯにトランスレートされ、ＶＢ２は、バンク３、オフ
セット０にトランスレートされ、ＶＢ２は、バンク０、
オフセット３２にトランスレートされる。

これらの改質例は、互いにベクトル・ナンバがトランス
レートされる速度と、プログラム・コードの携帯性との
トレードオフの関係にある。

本発明では、前述したように、比較的多くのベクトル・
レジスタ・スペースを使用することができる。また、ど
の単一プロセスにとっても、必ずシモベクトル・レジス
タ・スペースの全部の量を用いる必要はない。したがっ
て、本発明では、べクトル愉レジスタ・スペースを、複
数のプロセス文脈領域に分割することもできる。システ
ムは、プロセス間で切シ換える際、ベクトル・レジスタ
・ファイルからディスクのような他の蓄積媒体にプロセ
スの文脈データをスワップする必要なく、複数のプロセ
スを支持することができる。

第３図には、本発明の一実施例が示されておシ、ここで
は、２．０４８エレメントのバンク３０１　、３０２　
。

３０３　、３０４は、各バンクにおいて、長さ２５６エ
レメントの８つの文脈領域３１０〜３１７に分割されて
いる。

第４図において、プロセスを進める場合、システムは、
ペース・レジスタ５ＢＡＳＥ４ｔＯｔ保持し・ている。

５ＢＡＳＥ４１０は、バンクの最初からの（たとえば、
エレメント０からの）現在の文脈領域のオフセラトラ含
んでいる。九とえば、現在の文脈が、第３図の文脈領域
３１２である場合、５ＢＡＳＥ４１０は、値５１２を含
んでいる。５ＢＡＳＥ４１０を使用している場合、シス
テムは、５ＢＡＳＢ４１Ｇの値を変化することにより、
現在プロセスと、異なる領域において文脈データを有す
るプロセスとの間で切り換えることができる。プロセス
を進める時、５ＢＡＳＥ４１Ｇの値は、ベクトル・メモ
リの何らかの基準値となるオフセット値に加えられる。

５ＢＡＳＥレジスタは、さらに、ユーザのプロセスが、
割り当てられた文脈領域より下ではオフセントをリファ
レンスしないですむようにもできる。

さらに、５ＢＡＳＥレジスタを使用することによって、
プロセスを、それが割ｂｉてられる特定の文脈領域に関
係なく書き込むことができる。プロセスは、あたかも、
それが常に第１文脈３１０において実行されるかのよう
に進むべく書き込まれてもよい。

ベクトル・レジスタ・ファイルを、１とｐの間の適当な
数ｎの文脈領域に分割できることは、当業者には明白で
あろう。なお、ｐは、１つのバンクにおけるエレメント
の数である。文脈領域当シのエレメントの数は、ｐ／ｎ
である。特定の数ｎは、多くの要因によシ決まる。また
、文脈領域の大きさを同じにしないで、比較的小さいプ
ロセスに対しては小さい方の文脈領域を使用し、比較的
大きいプロセスに対しては大きい方の文脈領域を使用す
るように、文脈領域の大きさを変えることができること
も、明らかである。

本発明は、さらに、現在の文脈領域の最終リファレンス
可能エレメントを示すのに、第２レジスタＳＬＩＭＩＴ
４１１　を使用している。ＳＬ、ＩＭＩＴ４１１は、プ
ロセスがその文脈領域におけるオフセットよシも大きい
オフセットにおいてエレメント全リファレンスし゛ない
ようにするため、使用される。

ベクトル・レジスタ・ファイルにおけるエレメントの何
らかの基準値が、ＳＩＪＭＩＴ４１１　に対して比較さ
れる。エレメントの基準値が、オフセットにおいてＳＬ
ＩＭＩＴ４１１　　よりも大きい場合、それは禁止され
、エラー状態が示される。

本発明は、特定のプロセスがそれ自身の文脈スペースを
さらに分割できるようにする第３レジスタ、ＵＢＡ８Ｅ
４１２’！ｒ使用している。代表的には、オペレーティ
ング・システムは、５ＢＡＳＥおよびＳＬＩＭＩＴ　　
レジスタを操作するよう応答可能である。ユーザのプロ
セスはＵＢＡＳＥレジスタを操作する。たとえば、プロ
セスは、ＵＢＡＳＥ４１２の所定の値で固定オフセット
に配置された各サブルーチンのための文脈データを有し
ている。サブルーチンを実施する場合、ユーザは、ＵＢ
ＡＳＥ４１２をＵＢＡＳＫ４１２の所定の値にセットす
る。したがって、サプルーチ／は、ＵＢＡＳＥ４１２か
らオフセット値を供給することによって、ベクトル・レ
ジスタにおけるエレメントをリファレンスすることがで
きる。システムは、（ＳＢＡＳＥ４１０）＋（ＵＢＡＳ
Ｅ４２０）＋（所定のオフセット）全計算することによ
って、ベクトル・レジスタ・ファイル内の実際のオフセ
ット全計算する。

第５図は、文脈データとサブルーチンを共用する方法を
示している。プロセスは、５ＢＡＳＥ５１０とＳＬＩＭ
ＩＴ５１１の範囲内のいずれかにその文脈データを配置
する。プロセスは、先ず、第１サブルーチンを実行する
場合、そのＵＢＡＳＥレジスタをポイント５１０にセッ
トして、領域５３０ヲリフアレンスする。そして、プロ
セスは、ＵＢＡＳＥレジスタをポイント５２１に変えて
、領域５３１をリファレンスする。領域５４０は、どち
らかのサブルーチンによシリファレンスされる共用変数
または他の共用文脈情報を含んでいる。

ＵＢＡＳＥレジスタの第２の使用目的は、限られ九長さ
のアドレス・フィールドを用いている全システム・ベー
ス領域（ＳＢＡＳＥとＳＬＩＭＩＴによシ境界付けられ
次領域）ｔ−アドレスできるようにすることである。た
とえば、システムのベース領域の長さが５１２エレメン
トで、かつ８ビット・アドレスがこの領域においてアド
レスするのに使用されると仮定する。０から２５５の５
ＢＡＳＥからの相対オフセットでエレメントをアドレス
するため、ＵＢＡＳｇは、０にセットされる。２５６か
ら５１１の５ＢＡＳＫからの相対オフセットでエレメン
トをアドレスするため、ＵＢＡＳＫは、２５６にセット
され、エレメントは（０から２５５）＋ＵＢＡＳＥ（す
なわち、２５６から５１１）としてアドレスされる。

第６図は、本実施例のインストラクションのオペランド
・ディスクリブタ６００ヲ示している。本実施例のイン
ストラクションは３つのオペランド、すなわちベクトル
・レジスタｘ　（ＶＢ２）＋６０１（”）＋６０１（ｂ
）　、　ヘクトルー　レジスタ　ｙ　（ＶＲｙ　）　、
　６０２（＆）　、　６０２（ｂ）　、ペクトＡ／−レ
ジスタｚ　（ＶＲＺ）。

６０３（ａ）、６０３Ｃｂ）　から成る。

ベクトル・レジスタは、ベクトル・レジスタ・オペラン
ドのビット９，８にバンク・ナンバおよびビット７−０
にオフセント値を与えることによシアドレスされる。

本実施例において、各ベクトル・レジスタ・オペランド
のビット９−５は、ワード６１０の高次の半分に配置さ
れる。アドレスのピッｌ−９−５４１用して、本実施例
の４つのバンクのいずれかが、ビット９，８でアドレス
され、バンク内のオフセットは、３２０倍数でアドレス
される。たとえば、ベクトル・レジスタ・オペランドの
ビット９−５における００００１２の値は、バンク０、
オフセット３２をリファレンスする。１１０１０２の値
は、バンク３、オフセット６４ｔ−リファレンスする。

前述したように、５ＢＡＳＥおよびＵＢＡＳｇの値は、
オフセントに加えられる。

ベクトル・レジスタ・アドレスの分割によシ、３２ビッ
ト定数の代シに、１６ビット定数が、ベクトル・レジス
タをリファレンスすることができる。なお、特定のアド
レス・ビット編成は、本発明の思想の範囲において改変
できることは、轟業者には明白であろう。

また、本実施例において、１６ビント以下の即値定数は
、インストラクションの一部として記憶される。したが
って、オペランド情報を記憶するのに、ワードの高次の
半分だけを使用することによって、本発明は、インスト
ラクションのオペランド情報を記憶することができる。

この方法は、インストラクションから分離したオペラン
ド情報を検索しなくてもよい之め、処理時間が短縮でき
る。

ベクトル・レジスタのセルを直接的にアドレスするか、
またはスカラ変数を記憶するのにベクトル・レジスタを
使用する場合、オペランド・ワード６１１の低次の半分
が、オフセットのピント４〜０にオフセント・アドレス
情報の残夛を供給する。

また、第５図に関して述べたようにサブルーチンのため
のデータをオーバラップするには、オフセットのビット
４〜０を使用する必要がある。

セル・レベルのアドレサビリテイにより、コンボリュー
ションおよび復帰計算全実施することができる。たとえ
ば、セル・レベルのアドレサビリテイ特徴を使用して、
次のようなコンボリューション計算が行なわれる。

Ｄｏ　　Ｉ＝１．３２ Ｙ（Ｉ）＝Ｗ（１）＊ｘ［：Ｉ＋ｌ） 十ｗ（２）＊Ｘ（Ｉ＋２） ＋Ｗ（３）　＊Ｘ［：　Ｉ　＋３　） ＮＤ さらに、本発明の実施例は、ベクトルの各エレメントに
対するオペレーションを含む全てのオペレーションを、
シーケンシャル実行と一致したオーダで実行スる。セル
・レベル・アドレサビリテイとの組合せによシ、フイポ
ナツチ・シーケンスのような復帰計算を直接的に計算で
きる。

このように、本発明は、ベクトル・レジスタ・ファイル
およびベクトル・レジスタ・ファイルのアクセスを管理
する方法を提供する。

【図面の簡単な説明】

第１図は、本発明において使用されるメモリ・バンクの
ブロック図、第２図は、メモリ・バンクを複数のベクト
ル・レジスタに分割する本発明による方法のブロック図
、第３図は、メモリ・バンクを複数の文脈領域に分割す
る本発明の方法のブロック図、第４図は、本発明による
、システム・ベース、ユーザ・ベース、およびシステム
・リミット・レジスタを使用しているブロック図、第５
図は、本発明による、システム・ベース、ユーザ・ベー
ス、およびシステム・リミット・レジスタの使用、およ
びサブルーチン間での共有変数の使用を示したブロック
図、第６図は、本発明において使用されるオペランド・
ディスクリブタのブロック図である。 １０１．１０２，１０３，１０４，２０１，２０２，２
０３゜２０４．３０１，３０２，３０３，３０４・・・
・バンク、３１０〜３１７＠ ・文脈領域。 図面の汁書く内容に変更なし） ７ＩＩＥ：　　　　３ −てＩ’ＩＩＧ：　　　１ −下ｒＩＩＧ：　　　　３ ）″シク 手続補正書Ｑ−べ〕

Claims (6)

【特許請求の範囲】
1. （１）メモリ回路の第１バンクと、 上記第１バンクとは独立して循環可能なメモリ回路の第
   ２バンクと、 から成ることを特徴とするベクトル処理コンピュータ・
   システムのベクトル・レジスタ・ファイル。
2. （２）サイクル時間ｎを有しているシステム・クロック
   と、 少なくとも約ｎ／ｐのアクセス時間を有し、ｐが少なく
   とも２である複数のメモリ回路と、 から成ることを特徴とするベクトル・レジスタ・ファイ
   ルを有するベクトル処理コンピュータ・システム。
3. （３）ベクトル・レジスタ・ファイルと、 上記ベクトル・レジスタ・ファイルをアドレスするため
   オフセット値に加えられるシステム・ベース値を記憶す
   るシステム・ベース・レジスタと、から成ることを特徴
   とするベクトル処理コンピュータ・システム。
4. （４）ベクトル、レジスタ・ファイルと、システム・ベ
   ース値を記憶するシステム・ベース・レジスタとを有す
   るベクトル処理コンピュータ・システムにおいて、 （ａ）上記システム・ベース値にオフセット値を加えて
   合計を出す過程と、 （ｂ）上記合計において、上記ベクトル・レジスタ・フ
   ァイルをアドレスする過程と、 （ｃ）上記ベクトル処理コンピュータ・システムがその
   アクティブ・プロセスを変化する過程と、 （ｄ）上記プロセスの変化に応じて、上記システム・ベ
   ース・レジスタの値を変える過程と、から成ることを特
   徴とするベクトル・レジスタ・ファイルをアドレスする
   方法。
5. （５）アドレス可能なエレメントから成るベクトル・レ
   ジスタ・ファイルを有するベクトル処理コンピュータ・
   システムにおいて、 （ａ）ベクトル・レジスタの所定数を示す値ｎを決定す
   る過程と、 （ｂ）上記ベクトル・レジスタ・ファイルを、それぞれ
   ｐ／ｎエレメントの深さを有する複数のベクトル・レジ
   スタに論理的に分割する過程と、から成ることを特徴と
   するベクトル・レジスタ・ファイルを複数のベクトル・
   レジスタに分割する方法。
6. （６）ベクトル・レジスタ・ファイルを有し、かつ上記
   ベクトル・レジスタ・ファイル内のアドレスから成る複
   数のオペランドを必要とするインストラクションを有す
   るベクトル処理コンピュータ・システムにおいて、 上記各オペランドに関する上記アドレスの第１複数ビッ
   トを、ワードの第１半分に記憶する過程と、 上記各オペランドに関する上記アドレスの第２複数ビッ
   トを、ワードの第２半分に記憶する過程と、 から成ることを特徴とするオペランドを記憶する方法。