KR890015129A - 벡터 레지스터 파일 - Google Patents

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KR890015129A
KR890015129A KR1019890002567A KR890002567A KR890015129A KR 890015129 A KR890015129 A KR 890015129A KR 1019890002567 A KR1019890002567 A KR 1019890002567A KR 890002567 A KR890002567 A KR 890002567A KR 890015129 A KR890015129 A KR 890015129A
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processing computer
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에스.미란커 글렌
존슨 스티브
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원본미기재
아던트 컴퓨터 코오퍼레이션
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Abstract

내용 없음.

Description

벡터 레지스터 파일
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명이 이용되는 메모리 뱅크를 설명하는 블록도.
제2도는 본 발명에 의한 메모리 뱅크를 다수 벡터 레지스터로 분할하는 방법을 도시한 블록도.
제3도는 본 발명에 의한 메모리 뱅크를 다수 콘텍스트(context)영역으로 분할하는 방법을 도시한 블록도.

Claims (22)

  1. 메모리회로의 제1뱅크 ; 및 상기 제1뱅크와 독립적으로 사이클 가능한 메모리 회로의 제2뱅크로 구성되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템용 벡터 레지스터 파일.
  2. 제1항에 있어서, 메모리회로의 상기 제1뱅크는 스태틱랜덤 억세스 메모리로 구성되는 벡터 레지스터 파일.
  3. 제1항에 있어서, 상기 메모리회로의 제1뱅크는 8개의 2,048스태틱 랜덤억세스 메모리로 구성되는 벡터 레지스터 파일.
  4. 제1항에 있어서, 상기 메모리의 제1뱅크와 상기 메모리의 제2뱅크와 독립적으로 사이클 가능한 제3메모리 뱅크 ; 및 상기 메모리 회로의 제1뱅크, 제2뱅크 및 제3뱅크와 독립적으로 사이클가능한 메모리회로의 제4뱅크를 더욱 포함하는 벡터 레지스터 파일.
  5. 제1항에 있어서, 상기 메모리 회로의 각각은 시스템클록 사이클 시간의 2배로 억세스할 수 있는 것을 특징으로 하는 벡터 레지스터 파일.
  6. 제5항에 있어서, 상기 시스템 클록 시간은 대략 120ns이며, 상기 메모리 회로는 60ns이하인 것을 특징으로 하는 벡터 레지스터 파일.
  7. 제5항에 있어서, 상기 시스템 클록 사이클 시간은 대략 120ns이며, 상기 메모리 회로는 적어도 35ns로 억세스할 수 있는 것을 특징으로 하는 벡터 레지스터 파일.
  8. 사이클 시간 n을 갖는 시스템클록 ; 적어도 n/p의 억세스 시간을 갖는 다수메모리 회로로 구성되며, 여기서 p는 적어도 2인 것을 특징으로 하는 벡터 레지스터 파일을 갖는 벡터 처리 컴퓨터 시스템.
  9. 제8항에 있어서, n이 대략 120ns이며, p가 최대로 60ns인 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  10. 벡터 레지스터 파일 ; 시스템 베이스치를 기억하는 시스템 베이스 레지스터로 구성되며, 상기 시스템 베이스치가 상기 벡터 레지스터 파일을 어드레스하기 위하여 오프셋치에 가산되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  11. 제10항에 있어서, 리미트치를 기억하는 리미트 레지스터를 더욱 포함하며, 상기 리미트치는 상기 시스템 베이치와 상기 오스셋의 합과 비교되면 상기 합이 상기 리미트보다 더 크면 에러상태가 표시되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  12. 제10항에 있어서, 사용자 베이스치를 기억하는 사용자 베이스 레지스터로 구성되며, 상기 사용자 베이스치는 벡터 레지스터 파일을 어드레스할 때 상기 오프셋치와 상기 시스템 베이스치에 가산되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  13. 제10항에 있어서, 상기 시스템 베이스치는 상기 벡터 처리 컴퓨터 시스템이 능동처리를 변경할 때 변경되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  14. 벡터 레지스터 파일과 시스템 베이스치를 기억하기 위한 시스템베이스레지스터를 가지는 벡터프로세서 컴퓨터 시스템에 있어서의 벡터 레지스터 파일을 어드레스하는 방법에 있어서, (a)오프셋치를 상기 시스템 베이치에 가산하여 합을 구하는 단계 ; (b) 상기 합에서 상기 벡터 레지스터 파일을 어드레스하는 단계 ; 및(c) 상기 벡터 처리 컴퓨터 시스템이 그의 능동처리를 변경하며 ; (d) 상기 시스템 베이스 레지스터의 값을 상기 처리의 변경에 응하여 변경하는 단계로 구성되는 것을 특징으로 하는 방법.
  15. 제14항에 있어서, 상기 벡터 처리 컴퓨터 시스템은 사용자 베이스치를 기억하는 사용자 베이스 레지스터를 더욱 포함하며, 상기 방법이 상기 벡터 레지스터 파일을 어드레스하기 전에 상기 사용자 베이스치를 상기 합에 가산하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  16. 제14항에 있어서, 상기 벡터 처리 컴퓨터시스템이 리미트치를 기억하는 리미트 레지스터를 더욱 포함하며, 상기 방법이 상기 합과 상기 리미트치를 비교하여 상기 합이 상기 리미트치보다 더 크면 상기 벡터 레지스터 파일을 어드레스하기에 앞서 에러상태를 발생하는 단계를 더욱 포함하는 방법.
  17. 제16항에 있어서, 상기 처리 변경에 응하여 상기 리미트치를 변경하는 단계를 더욱 포함하는 방법.
  18. 어드레스 가능한 소자로 구성되는 벡터 레지스터 파일을 갖는 벡터 처리 컴퓨터 시스템에 있어서, 상기 벡터 레지스터 파일을 다수 벡터 레지스터로 분할하는 방법이, (a)벡터 레지스터의 소망수를 표시하는 값(n)을 결정하는 단계 ; (b)각각이 p/n소자 깊이를 가지는 상기 다수 벡터 레지스터로 상기 벡터 레지스터 파일을 논리적으로 분할하는 단계로 구성되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  19. 제18항에 있어서, p가 2048인 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  20. 벡터 레지스터 파일과 다수 오퍼랜드를 요구하는 명령을 가지며, 상기 오퍼랜드가 상기 벡터 레지스터 파일내의 어드레스로 구성되는 벡터 처리 컴퓨터 시스템에 있어서, 상기 오퍼랜드를 기억하는 방법이 워드의 제1반부에 상기 오퍼랜드의 각각에 대하여 상기 어드레스의 제1다수 비트를 기억하는 단계 ; 및 상기 워드의 제2반부에 상기 오퍼랜드 각각의 어드레스의 제2다수 비트를 기억하는 단계로 구성되는 것을 특징으로 하는 벡터 처리 컴퓨터 시스템.
  21. 제20항에 있어서, 상기 제1다수 비트가 상기 오퍼랜드의 각각의 상기 어드레스의 비트(9 내지 5)로 구성되는 벡터 처리 컴퓨터 시스템.
  22. 제21항에 있어서, 상기 제2다수 비트가 상기 오퍼랜드 각각의 상기 어드레스의 비트(4 내지 0)로 구성되는 것을 특징으로 하는 벡터처리 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890002567A 1988-03-01 1989-03-02 벡터 레지스터 파일 KR890015129A (ko)

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