JPS63898A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63898A JPS63898A JP61143532A JP14353286A JPS63898A JP S63898 A JPS63898 A JP S63898A JP 61143532 A JP61143532 A JP 61143532A JP 14353286 A JP14353286 A JP 14353286A JP S63898 A JPS63898 A JP S63898A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
セルアレイが複数個に分割され、データ入出力用のパス
線が２本あって２箇所からのメモリ同時アクセスが可能
な半導体記憶装置。
線が２本あって２箇所からのメモリ同時アクセスが可能
な半導体記憶装置。
本発明は半導体記１，ａ装置に関し、２箇所からのメモ
リ同時アクセス及びセルアレイ間の記す，ａデータ転送
が可能などの特徴を有するものである。
リ同時アクセス及びセルアレイ間の記す，ａデータ転送
が可能などの特徴を有するものである。
半導体記憶装置は益々大容量化されつ一あるが、それと
共に使用上の多様性化も図られている。一般には半導体
記憶装置は第５図に示すように１つのセルアレイ１０、
その多数のワード線ＷＬ及びビノト線Ｂｌ、の１つを選
択するローデコーダ１２及びコラムデコーダ１４、コラ
ムデコーダに接続するデータハス（Ｉ／Ｏボート）の１
セルアレイ、１■／０ボートの構成であるが、例えばＤ
ＲＡＭ （ダイナミソク ラムダム アクセス メモリ
）セルアレイにシフトレジスタを並設したものがあり、
この型のメモリでは該セルアレイとシフトレジスタとの
間でデータを並列転送し、該シフトレジスタ経由のＩ／
Ｏボートからは、１ワード線に属するメモリセル数をＮ
ｉｌｌ＆としてＮビット単位のデータ入出力を行ない、
ＤＲＡ？ｌセルアレイ側のＩ／Ｏボートからは通常の１
ビントなどの単位のデータ入出力を行なうものがある。
共に使用上の多様性化も図られている。一般には半導体
記憶装置は第５図に示すように１つのセルアレイ１０、
その多数のワード線ＷＬ及びビノト線Ｂｌ、の１つを選
択するローデコーダ１２及びコラムデコーダ１４、コラ
ムデコーダに接続するデータハス（Ｉ／Ｏボート）の１
セルアレイ、１■／０ボートの構成であるが、例えばＤ
ＲＡＭ （ダイナミソク ラムダム アクセス メモリ
）セルアレイにシフトレジスタを並設したものがあり、
この型のメモリでは該セルアレイとシフトレジスタとの
間でデータを並列転送し、該シフトレジスタ経由のＩ／
Ｏボートからは、１ワード線に属するメモリセル数をＮ
ｉｌｌ＆としてＮビット単位のデータ入出力を行ない、
ＤＲＡ？ｌセルアレイ側のＩ／Ｏボートからは通常の１
ビントなどの単位のデータ入出力を行なうものがある。
また中央処理装置−（Ｃ Ｐ Ｕ）が２涸あって１つの
ＲＡＭを共有する場合などは、該ＲＡＭを２つのＩ／Ｏ
ポートから同時に、互いに独立にアクセス可能であるこ
とが望まれるが、このようなデュアルボートＲＡＭはＳ
Ｉ？ＡＭ （スタティック ランダム アクセス メモ
リ）セルアレイを用いたものが実現されている。即ちこ
のデュアルボートＲＡＭは１つのＳＲＡＭセノレアレイ
に対して２重にワード線およびビット線を配設し、各組
にワードデコーダおよびコラムデコーダを設け、２箇所
からの同時、独立なメモリアクセスを可能にしている。
ＲＡＭを共有する場合などは、該ＲＡＭを２つのＩ／Ｏ
ポートから同時に、互いに独立にアクセス可能であるこ
とが望まれるが、このようなデュアルボートＲＡＭはＳ
Ｉ？ＡＭ （スタティック ランダム アクセス メモ
リ）セルアレイを用いたものが実現されている。即ちこ
のデュアルボートＲＡＭは１つのＳＲＡＭセノレアレイ
に対して２重にワード線およびビット線を配設し、各組
にワードデコーダおよびコラムデコーダを設け、２箇所
からの同時、独立なメモリアクセスを可能にしている。
（発明が解決しようとする問題点〕
しかしながらデュアノレポートＳＩ？ＡＭのように１つ
のセルアレイに２重にワード線、ビット線及びワードデ
コーダ、コラムデコーダなどを設けるのは煩雑である。
のセルアレイに２重にワード線、ビット線及びワードデ
コーダ、コラムデコーダなどを設けるのは煩雑である。
またＤＩ？ＡＭセルアレイ＋シフトレジスク型のメモリ
ではシフトレジスタ側からのアクセスはワード単位であ
り、ビンｈａ位のランダムアクセスではない。
ではシフトレジスタ側からのアクセスはワード単位であ
り、ビンｈａ位のランダムアクセスではない。
本発明は構成が簡単であり、２ボートからのビノト単位
のランダムアクセスが可能なＲＡＭを提供しようとする
ものである。
のランダムアクセスが可能なＲＡＭを提供しようとする
ものである。
第１図に示すように本発明ではセルアレイを複数涸、本
例では３｛Ｉ１ｉ１に分割する。各セルアレイａＧａｌ
ｔ２２間のビット線はトランスファゲートＴＲｌ，ＴＲ
２により接続される。このトランスファゲートＴＲ ＋
．ＴＲ ２が入っているという点でセルアレイは複数
個に分割されており、その他の点では１つのセルアレイ
と同しである。各セルアレイのワードにはローデコーダ
１２が設けられ、トランスファゲートで接続されたビノ
ト線の両端はコラムデコーダ１４．１６に接続され、デ
ータパスＤＡ，ＤＢがこれらのコラムデコーダより延び
る。従ってＩ／ＯボートはＤ八．ＤＢの２つである。
例では３｛Ｉ１ｉ１に分割する。各セルアレイａＧａｌ
ｔ２２間のビット線はトランスファゲートＴＲｌ，ＴＲ
２により接続される。このトランスファゲートＴＲ ＋
．ＴＲ ２が入っているという点でセルアレイは複数
個に分割されており、その他の点では１つのセルアレイ
と同しである。各セルアレイのワードにはローデコーダ
１２が設けられ、トランスファゲートで接続されたビノ
ト線の両端はコラムデコーダ１４．１６に接続され、デ
ータパスＤＡ，ＤＢがこれらのコラムデコーダより延び
る。従ってＩ／ＯボートはＤ八．ＤＢの２つである。
このメモリは、トランスファゲートＴＲ＋，ＴＲ２でセ
ルアレイをダイナミックに２分することにより、２個の
メモリとし、２箇所からの同時、独立、アクセスが可能
である。例えば■トランスファゲーｔ・Ｔ Ｒ ＋をオ
フ、ＴＲ２をオンにすれば、セルアレイａｏとローデコ
ーダ１２とコラムデコーダ１４で１つのメモリ、セルア
レイａ＋及びａ２とローデコーダ１２とコラムデコーダ
１６で他の１つのメモリとし、ローアドレスＲＡとコラ
ムアドレスＣＡ３およびローアドレスＲＢとコラムアド
レスＣａでこれらの２つのメモリを同時、独立にアクセ
スすることができる。なおローデコーダエ２もダイナミ
／クに２分され、ローアドレスＲＡ，ＲＢによる２ワー
ド線の同時、独立アクセスが可能にされる。■トランス
ファゲートＴＲｔをオン、ＴＲ２をオフにすれば、セル
アレイａｏおよびａ１、セルアレイａ２の２つのメモリ
ができ、■１・ランスファゲー１” ＴＲ ＋ ， Ｔ
Ｒ ２を共にオフにすればセルアレイａＯＳセルアレイ
ａ２の２つのメモリ（セルアレイａＩはこのときアクセ
ス対象外）ができる。
ルアレイをダイナミックに２分することにより、２個の
メモリとし、２箇所からの同時、独立、アクセスが可能
である。例えば■トランスファゲーｔ・Ｔ Ｒ ＋をオ
フ、ＴＲ２をオンにすれば、セルアレイａｏとローデコ
ーダ１２とコラムデコーダ１４で１つのメモリ、セルア
レイａ＋及びａ２とローデコーダ１２とコラムデコーダ
１６で他の１つのメモリとし、ローアドレスＲＡとコラ
ムアドレスＣＡ３およびローアドレスＲＢとコラムアド
レスＣａでこれらの２つのメモリを同時、独立にアクセ
スすることができる。なおローデコーダエ２もダイナミ
／クに２分され、ローアドレスＲＡ，ＲＢによる２ワー
ド線の同時、独立アクセスが可能にされる。■トランス
ファゲートＴＲｔをオン、ＴＲ２をオフにすれば、セル
アレイａｏおよびａ１、セルアレイａ２の２つのメモリ
ができ、■１・ランスファゲー１” ＴＲ ＋ ， Ｔ
Ｒ ２を共にオフにすればセルアレイａＯＳセルアレイ
ａ２の２つのメモリ（セルアレイａＩはこのときアクセ
ス対象外）ができる。
選択セルがセルアレイａＱとａ１にあれば、上記■の型
のメモリとすればよく、選択セルがａｏとａ２にあれば
上記■の型のメモリにすればよく、以下これに準ずる。
のメモリとすればよく、選択セルがａｏとａ２にあれば
上記■の型のメモリにすればよく、以下これに準ずる。
選択セルの１つがセルアレイａ１にあると上記■又は■
の型のメモリにする必要があり、このときセル読出しデ
ータはトランスファゲートを通り、次のセルアレイに入
り、コラムデコーダを通ってデータバスより出力される
。各セルアレイにはセンスアンプが入っており、これら
のセンスアンプは逐次動作する。センスアンプの設け方
にも幾つかの型があるが、単純化して説明すると、セル
アレイａ１の選択セルを含むワード線を選択し、当該ワ
ード線に属する全メモリセルのデータで各々の（従って
全）ビット線に電位差をつけ、セルアレイａ１のセンス
アンプをアクティブにし、該電位差を拡大する。次いで
トランスファゲートＴＲ２（■のメモリのとき）または
ＴＲ＋（■のメモリのとき）をオンにし、セルアレイａ
２またはａＯのビット線に電位差を与え、該ａ２または
ａＯのセンスアンプをアクティブにして該電位差を拡大
し、コラムデコーダ１６又は１４によりコラムアドレス
ｃＢ又はＣ八で定まるその１つを取り出しデータパスＤ
Ｂ又はＤ八を通して出力する、という順序になる。
の型のメモリにする必要があり、このときセル読出しデ
ータはトランスファゲートを通り、次のセルアレイに入
り、コラムデコーダを通ってデータバスより出力される
。各セルアレイにはセンスアンプが入っており、これら
のセンスアンプは逐次動作する。センスアンプの設け方
にも幾つかの型があるが、単純化して説明すると、セル
アレイａ１の選択セルを含むワード線を選択し、当該ワ
ード線に属する全メモリセルのデータで各々の（従って
全）ビット線に電位差をつけ、セルアレイａ１のセンス
アンプをアクティブにし、該電位差を拡大する。次いで
トランスファゲートＴＲ２（■のメモリのとき）または
ＴＲ＋（■のメモリのとき）をオンにし、セルアレイａ
２またはａＯのビット線に電位差を与え、該ａ２または
ａＯのセンスアンプをアクティブにして該電位差を拡大
し、コラムデコーダ１６又は１４によりコラムアドレス
ｃＢ又はＣ八で定まるその１つを取り出しデータパスＤ
Ｂ又はＤ八を通して出力する、という順序になる。
従って■または■のタイプのメモリではＳ売出し時間は
若干大になる。しかし大容量メモリでは所謂Ｃレシオの
改善のためにビット線分割が行なわれており、この点は
余り問題ではない。上記■のタイプのメモリではチップ
に２つのメモリがあるのと同じ感覚で扱うことができ、
アクセスタイムは１チノブ１セルアレイ型の通常のメモ
リと全く変る所はない。しかもこの■のタイプのメモリ
では両端以外の中間セルアレイ本例ではａ１はデータ退
避用のハソファ又はスタソクとして使用できる。即ちＣ
ＰＵからのアクセスは両端のセルアレイａｎ又はａ２に
対して行ない、セルアレイａＯのデータ（Ｄｏとする）
は一時使用を中止して他のデータ（Ｄｌとする）に対し
て処理を行ないたい場合は、該セルアレイａＯのデータ
ＤＯをセルアレイａ１へ移し、データＤ３をセルアレイ
ａＯにロードし、その後再びＤｏについて処理したい場
合はＤ３をパージしてＤＯをセルアレイａＩからａｏへ
移す、という使用が可能である。
若干大になる。しかし大容量メモリでは所謂Ｃレシオの
改善のためにビット線分割が行なわれており、この点は
余り問題ではない。上記■のタイプのメモリではチップ
に２つのメモリがあるのと同じ感覚で扱うことができ、
アクセスタイムは１チノブ１セルアレイ型の通常のメモ
リと全く変る所はない。しかもこの■のタイプのメモリ
では両端以外の中間セルアレイ本例ではａ１はデータ退
避用のハソファ又はスタソクとして使用できる。即ちＣ
ＰＵからのアクセスは両端のセルアレイａｎ又はａ２に
対して行ない、セルアレイａＯのデータ（Ｄｏとする）
は一時使用を中止して他のデータ（Ｄｌとする）に対し
て処理を行ないたい場合は、該セルアレイａＯのデータ
ＤＯをセルアレイａ１へ移し、データＤ３をセルアレイ
ａＯにロードし、その後再びＤｏについて処理したい場
合はＤ３をパージしてＤＯをセルアレイａＩからａｏへ
移す、という使用が可能である。
セルアレイａＯのデータをセルアレイａＩに移すには、
セルアレイａＯのワード線を上げ、該ワード線に屈する
メモリセルのデータで全ビソ１・線に電位差をつけ、セ
ンスアンプを動作させて該電位差を増大し、次いでトラ
ンスファゲートＴＲ１をオンにしてセルアレイａｌの全
ビノ１一線へ該電位差を伝え、セルアレイａ１のワード
線を上げ、当該ワード線に属する全メモリセルへ前記メ
モリセルのデータを移し、このような操作をセルアレイ
ａＱ．ａｌの全ワード線に対して行なえばよく、メモリ
チップ内で処理できて、一旦外部へ読出し、それを再び
送り込んでセルアレイａｔへ書込むという処理は不要で
ある。
セルアレイａＯのワード線を上げ、該ワード線に屈する
メモリセルのデータで全ビソ１・線に電位差をつけ、セ
ンスアンプを動作させて該電位差を増大し、次いでトラ
ンスファゲートＴＲ１をオンにしてセルアレイａｌの全
ビノ１一線へ該電位差を伝え、セルアレイａ１のワード
線を上げ、当該ワード線に属する全メモリセルへ前記メ
モリセルのデータを移し、このような操作をセルアレイ
ａＱ．ａｌの全ワード線に対して行なえばよく、メモリ
チップ内で処理できて、一旦外部へ読出し、それを再び
送り込んでセルアレイａｔへ書込むという処理は不要で
ある。
このように第１図のメモリでは、グイナミソクに２分割
される２メモリとして使用できる、非アクセス対象のセ
ルアレイはスタックとして利用できる、等の融通性に冨
む利用が可能になる。
される２メモリとして使用できる、非アクセス対象のセ
ルアレイはスタックとして利用できる、等の融通性に冨
む利用が可能になる。
第２図にセルアレイを８分割した例を示す。各セルアレ
イの間にトランスファゲートＴＲ１〜ＴＲ７が入り、こ
れらのトランスファゲートのオン、オフで次の如《種々
に２分割される。
イの間にトランスファゲートＴＲ１〜ＴＲ７が入り、こ
れらのトランスファゲートのオン、オフで次の如《種々
に２分割される。
ａｏ，ａｌとａ２と・・・・・・ａ７
ａｏとａｌ，ａ２とａ３と”’ ”・ａ ７ａａとａｌ
とａ２＋ ａ３とａ４と”’ ”・ａ ７ａｎとａ１と
・−・・− ａ ６ ， ａ ’１またａｏとａ７が
アクセス対象でａ１〜ａ６は非アクセス対象とする、と
いう前記■のタイプのメモリにもできる。このときセル
アレイａｌ，ａ２，・・・・・・はネストの深さ１，２
，・・・・・・のスタックとして扱うことができ、デー
タ退避順が最も新しいものがａ１．次がａ２，・・・・
・・という使用が可能である。
とａ２＋ ａ３とａ４と”’ ”・ａ ７ａｎとａ１と
・−・・− ａ ６ ， ａ ’１またａｏとａ７が
アクセス対象でａ１〜ａ６は非アクセス対象とする、と
いう前記■のタイプのメモリにもできる。このときセル
アレイａｌ，ａ２，・・・・・・はネストの深さ１，２
，・・・・・・のスタックとして扱うことができ、デー
タ退避順が最も新しいものがａ１．次がａ２，・・・・
・・という使用が可能である。
φ０〜φ７は各セルアレイのセンスアンプの活性化クロ
ソク、ＲＡＯ−ＲＡｘは左側のセルアレイのローアドレ
ス、ＲＢＯ””ＲＢＸば同右側のセルアレイのローアド
レス（こ＼で左側，右側は、上記の種々の分割法でのこ
と） 、ＣＡＯ −ＣＡ ｙは同左側のセルアレイのコ
ラムアドレス、ＣＢＯ〜ＣＢｙは同右側のセルアレイの
コラムアドレスである。
ソク、ＲＡＯ−ＲＡｘは左側のセルアレイのローアドレ
ス、ＲＢＯ””ＲＢＸば同右側のセルアレイのローアド
レス（こ＼で左側，右側は、上記の種々の分割法でのこ
と） 、ＣＡＯ −ＣＡ ｙは同左側のセルアレイのコ
ラムアドレス、ＣＢＯ〜ＣＢｙは同右側のセルアレイの
コラムアドレスである。
選択セルの１つがセルアレイａ１にあり、これを左側に
読出ずとしてその経路を第３図に、その各部の波形を第
４図に示す。ビット線ＢＬｎとワード線Ｗｍの交点にあ
るメモリセルＭＣａが該選？セルである。読出しの前に
プリチャージするが、これはＴＲ＋〜ＴＲ？をオンにし
、またリセソト信号ＲをＨ（ハイ）レヘルにして行なう
。このときトランジスタＱｌ，Ｑ２がオンになり、ＢＬ
ｎ．１〒ｎはＶ ｃｃ／ ２に充電される。読出しに当
ってＲをＬ（ロー）にし、ＴＲ１〜ＴＲ７をオフにし、
次いでＷｍをＨにする。これでメモリセルＭＣａはビソ
ト線ＢＬｎに電位変化を与える。即ち記憶データ１．０
に従っ．てメモリセルのキャパシタはＶｃｃ又はＶｓｓ
に充電されているから、ＶｃｃのときＢＬｍを突上げ、
ＶｓｓのときＢＬｍを引下げ、ＢＬｍ，ＢＬｍに電位差
をつける。次にクロソクφ１が上ってセンスアンブＳＡ
＋がアクティブになり、上記電位差を拡大する。次にＴ
ＲＩがオンになり、セルアレイａ■のビノト線ＢＬｍ，
ＢＬｍに電位差をつけ、クロソクφ０を上げてセンスア
ンブＳＡｏをアクティブにし、該電位差を拡大する。そ
の後アクティブ リストアＡ．Ｒｅｓを動作させ、Ｈ
ｉｌ＋Ｊのビット線ＢＬｍ又はＢＬｍをＶｃｃヘプルア
ップする。Ｌ｛則のビット線はセンスアンプＳＡ ａ，
ＳＡ＋によりＶｓｓヘプルダウンされる。こうしてＢＬ
ｍ，ＢＬｍにはＶｃｃの電位差（Ｖｓｓは通常０ボル１
・）がつき、か＼る状態でコラムデコーダの出力ＯＡに
よりコラムゲートＣＧＡがオンになり、ＢＬｍ，ＢＬｍ
をデータハ゛スＤＡ．ＤＡに接続し、セル記憶データを
出力する。
読出ずとしてその経路を第３図に、その各部の波形を第
４図に示す。ビット線ＢＬｎとワード線Ｗｍの交点にあ
るメモリセルＭＣａが該選？セルである。読出しの前に
プリチャージするが、これはＴＲ＋〜ＴＲ？をオンにし
、またリセソト信号ＲをＨ（ハイ）レヘルにして行なう
。このときトランジスタＱｌ，Ｑ２がオンになり、ＢＬ
ｎ．１〒ｎはＶ ｃｃ／ ２に充電される。読出しに当
ってＲをＬ（ロー）にし、ＴＲ１〜ＴＲ７をオフにし、
次いでＷｍをＨにする。これでメモリセルＭＣａはビソ
ト線ＢＬｎに電位変化を与える。即ち記憶データ１．０
に従っ．てメモリセルのキャパシタはＶｃｃ又はＶｓｓ
に充電されているから、ＶｃｃのときＢＬｍを突上げ、
ＶｓｓのときＢＬｍを引下げ、ＢＬｍ，ＢＬｍに電位差
をつける。次にクロソクφ１が上ってセンスアンブＳＡ
＋がアクティブになり、上記電位差を拡大する。次にＴ
ＲＩがオンになり、セルアレイａ■のビノト線ＢＬｍ，
ＢＬｍに電位差をつけ、クロソクφ０を上げてセンスア
ンブＳＡｏをアクティブにし、該電位差を拡大する。そ
の後アクティブ リストアＡ．Ｒｅｓを動作させ、Ｈ
ｉｌ＋Ｊのビット線ＢＬｍ又はＢＬｍをＶｃｃヘプルア
ップする。Ｌ｛則のビット線はセンスアンプＳＡ ａ，
ＳＡ＋によりＶｓｓヘプルダウンされる。こうしてＢＬ
ｍ，ＢＬｍにはＶｃｃの電位差（Ｖｓｓは通常０ボル１
・）がつき、か＼る状態でコラムデコーダの出力ＯＡに
よりコラムゲートＣＧＡがオンになり、ＢＬｍ，ＢＬｍ
をデータハ゛スＤＡ．ＤＡに接続し、セル記憶データを
出力する。
このメモリでは左．右セルアレイをアクセスするロー、
コラムアドレスは、各々別の端子ビンを通して入力して
もよく、或いは共通の端子ピンを時分割使用してもよい
。例えばＲＡＯ−ＲＡｘ，ＲＢ Ｏ 〜ＲＢ Ｘ．
ＣＡＯ ”ＣＡ ）’， ＣＢ Ｏ ””ＣＢ ｙＯ
順で逐次入力してこれを各々に取込ませてもよい。また
ローアドレスにはブロック（セルアレイａｏ＋ａｌ＋
・・・・・・）選択ビットも含まれ、ブロソク数は第２
図では８であるからローアドレスの上位３ビットがブロ
ック選択用、残りのビットがブロック内ワード線の選択
用になる。
コラムアドレスは、各々別の端子ビンを通して入力して
もよく、或いは共通の端子ピンを時分割使用してもよい
。例えばＲＡＯ−ＲＡｘ，ＲＢ Ｏ 〜ＲＢ Ｘ．
ＣＡＯ ”ＣＡ ）’， ＣＢ Ｏ ””ＣＢ ｙＯ
順で逐次入力してこれを各々に取込ませてもよい。また
ローアドレスにはブロック（セルアレイａｏ＋ａｌ＋
・・・・・・）選択ビットも含まれ、ブロソク数は第２
図では８であるからローアドレスの上位３ビットがブロ
ック選択用、残りのビットがブロック内ワード線の選択
用になる。
左側へ読出すか右側へ読出すかは、同時にアクセスされ
る２メモリセルの相対位置による。例えばメモリセルＭ
Ｃ＋がセルアレイａＤにあり、〜ＩＣ２がセルアレイａ
１にあるとすれば、ＭＣ＋は左側、ＭＣ２は右側へ読出
ず。またＭｃｔがａ２、ＭＣ２がａ１にあるなら、ＭＣ
１は右側へまたＭＣ２は左側へ読出す。つまり２つの選
択セルのローアドレスの上位３ビットをＲ ＯＷ ＋
， Ｒ ＯＷ ２、コラムアドレスをＣＯＬ ＋．Ｃ
ＯＬ ２としてＲＯ臀＋＜ＲＯ匈２なら ｃＡ工ＣＯＬ
＋ ， ＣＢ ＝ ＣＯＬ２，ＲＯ讐， ＞ ＲＯＷ２
なら ＣＡ ＝ ＣＯＬ２ ， ＣＢ ＝ ＣＯＬ＋で
ある。同時に同じセルアレイのメモリセルをアクセスす
ることもあり得るが、この場合は予め優先順を定めてお
き、ＲＯＷ＋ ＝ ＲＯ匈２ならＣ八＝ＣＯＬＩなどと
する。このメモリには図示しないが、上記左．右続出し
方向、優先処理、及び入力アドレスに従う各トランスフ
ァゲートのオンオフ制御などを行なう制御回路を設けて
おく。
る２メモリセルの相対位置による。例えばメモリセルＭ
Ｃ＋がセルアレイａＤにあり、〜ＩＣ２がセルアレイａ
１にあるとすれば、ＭＣ＋は左側、ＭＣ２は右側へ読出
ず。またＭｃｔがａ２、ＭＣ２がａ１にあるなら、ＭＣ
１は右側へまたＭＣ２は左側へ読出す。つまり２つの選
択セルのローアドレスの上位３ビットをＲ ＯＷ ＋
， Ｒ ＯＷ ２、コラムアドレスをＣＯＬ ＋．Ｃ
ＯＬ ２としてＲＯ臀＋＜ＲＯ匈２なら ｃＡ工ＣＯＬ
＋ ， ＣＢ ＝ ＣＯＬ２，ＲＯ讐， ＞ ＲＯＷ２
なら ＣＡ ＝ ＣＯＬ２ ， ＣＢ ＝ ＣＯＬ＋で
ある。同時に同じセルアレイのメモリセルをアクセスす
ることもあり得るが、この場合は予め優先順を定めてお
き、ＲＯＷ＋ ＝ ＲＯ匈２ならＣ八＝ＣＯＬＩなどと
する。このメモリには図示しないが、上記左．右続出し
方向、優先処理、及び入力アドレスに従う各トランスフ
ァゲートのオンオフ制御などを行なう制御回路を設けて
おく。
以上説明したように本発明によればトランスファゲー１
−によりセルアレイをグイナミソクに分割するので、セ
ルアレイのワード線、ビット線などは一重のま＼で、２
箇所からの、ほソ全セルアレイ領域に対する同時、独立
アクセスが可能、中間セルアレイはスタックとして使用
可能などの種々の機能を持つＤＩ’７ＡＭ又はＳＲＡＭ
を提供できる。
−によりセルアレイをグイナミソクに分割するので、セ
ルアレイのワード線、ビット線などは一重のま＼で、２
箇所からの、ほソ全セルアレイ領域に対する同時、独立
アクセスが可能、中間セルアレイはスタックとして使用
可能などの種々の機能を持つＤＩ’７ＡＭ又はＳＲＡＭ
を提供できる。
第１図は本発明を説明するブロソク図、第２図は本発明
の実施例を示すブロノク図、第３図はメモリセルの読出
しを説明する回路図、第４図は第３図の動作説明用波形
図、 第５図は従来例を示すプロソク図である。 第１図で、１０はセルアレイ、ａＯ，ａｌ，・・・・・
・は分割された各セルアレイ、ＴＲはトランスファゲー
ト、１２はローデコーダ、１４．１６はコラムデコーダ
である。
の実施例を示すブロノク図、第３図はメモリセルの読出
しを説明する回路図、第４図は第３図の動作説明用波形
図、 第５図は従来例を示すプロソク図である。 第１図で、１０はセルアレイ、ａＯ，ａｌ，・・・・・
・は分割された各セルアレイ、ＴＲはトランスファゲー
ト、１２はローデコーダ、１４．１６はコラムデコーダ
である。
Claims (2)
- （１）セルアレイを複数個に分割し、各セルアレイ間の
ビット線にはトランスファゲート（ＴＲ）を挿入し、該
トランスファゲートで接続された各ビット線の両端に第
１、第２のコラムデコーダ（１４、１６）を接続し、各
セルアレイのワード線はダイナミックに２分するローデ
コーダへ接続し、これらのロー、コラムデコーダへ２組
のロー、コラムアドレスを入力して２箇所からの同時、
独立アクセスが可能にしてなることを特徴とする半導体
記憶装置。 - （２）セルアレイは３個以上に分割され、トランスファ
ゲートにより、左側と右側の２群、左右端と中間の３群
に選択的に区分されるようにしてなることを特徴とする
特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143532A JPS63898A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
| DE8787305336T DE3783666T2 (de) | 1986-06-19 | 1987-06-16 | Halbleiterspeicheranordnung. |
| EP87305336A EP0251559B1 (en) | 1986-06-19 | 1987-06-16 | Semiconductor memory device |
| KR1019870006200A KR910004053B1 (ko) | 1986-06-19 | 1987-06-17 | 동시 이중 억세스 가능 반도체 기억장치 |
| US07/063,989 US4819209A (en) | 1986-06-19 | 1987-06-19 | Simultaneous dual access semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61143532A JPS63898A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63898A true JPS63898A (ja) | 1988-01-05 |
Family
ID=15340931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61143532A Pending JPS63898A (ja) | 1986-06-19 | 1986-06-19 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4819209A (ja) |
| EP (1) | EP0251559B1 (ja) |
| JP (1) | JPS63898A (ja) |
| KR (1) | KR910004053B1 (ja) |
| DE (1) | DE3783666T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US10740188B2 (en) | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
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| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| US4991142A (en) * | 1989-07-20 | 1991-02-05 | Samsung Semiconductor Inc. | Dynamic random access memory with improved sensing and refreshing |
| KR920009059B1 (ko) * | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
| US5023844A (en) * | 1990-02-28 | 1991-06-11 | Intel Corporation | Six-way access ported RAM array cell |
| KR940007640B1 (ko) * | 1991-07-31 | 1994-08-22 | 삼성전자 주식회사 | 공통 입출력선을 가지는 데이타 전송회로 |
| JPH0729376A (ja) * | 1993-07-14 | 1995-01-31 | Ricoh Co Ltd | 半導体メモリ装置及びデータ読み書き方法 |
| US5687132A (en) * | 1995-10-26 | 1997-11-11 | Cirrus Logic, Inc. | Multiple-bank memory architecture and systems and methods using the same |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US3983544A (en) * | 1975-08-25 | 1976-09-28 | International Business Machines Corporation | Split memory array sharing same sensing and bit decode circuitry |
| JPS58125293A (ja) * | 1982-01-22 | 1983-07-26 | Hitachi Ltd | 半導体記憶装置 |
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| US4742493A (en) * | 1986-05-19 | 1988-05-03 | Advanced Micro Devices, Inc. | Multiple port memory array device including improved timing and associated method |
-
1986
- 1986-06-19 JP JP61143532A patent/JPS63898A/ja active Pending
-
1987
- 1987-06-16 EP EP87305336A patent/EP0251559B1/en not_active Expired - Lifetime
- 1987-06-16 DE DE8787305336T patent/DE3783666T2/de not_active Expired - Fee Related
- 1987-06-17 KR KR1019870006200A patent/KR910004053B1/ko not_active IP Right Cessation
- 1987-06-19 US US07/063,989 patent/US4819209A/en not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0251559A3 (en) | 1990-07-18 |
| KR910004053B1 (ko) | 1991-06-22 |
| DE3783666D1 (de) | 1993-03-04 |
| EP0251559A2 (en) | 1988-01-07 |
| US4819209A (en) | 1989-04-04 |
| KR880000968A (ko) | 1988-03-30 |
| DE3783666T2 (de) | 1993-05-13 |
| EP0251559B1 (en) | 1993-01-20 |
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