JPS60696A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60696A JPS60696A JP58108204A JP10820483A JPS60696A JP S60696 A JPS60696 A JP S60696A JP 58108204 A JP58108204 A JP 58108204A JP 10820483 A JP10820483 A JP 10820483A JP S60696 A JPS60696 A JP S60696A
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- JP
- Japan
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- refresh
- blocks
- memory
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに関する。特に、メモリセルアレ
イを複数のブロックに分割し、リフレッシュ分割数の低
減化をはかる半導体メモリに関する。
イを複数のブロックに分割し、リフレッシュ分割数の低
減化をはかる半導体メモリに関する。
第１図は従来の半導体メモリの一例を示す。半導体メモ
リ１のメモリセルアレイ２は２つのブロック２ａおよび
２ｂに分割され、それぞれにセンスアンプ列３ａおよび
３ｂ、コラムデコーダ４ａおよび４ｂ、マルチプレクサ
５ａおよび５１）が設けられている。アドレス信号はア
ドレスバッファ６に入力され、ＴＴＬレベルのアドレス
信号がＭＯＳレベルに変換される。このアドレス信号は
ロウデコーダ７に入力され、全ワード線のうち、各ブロ
ックの特定のワードＭ、 ８ ａおよび８ｂを選択する
。読出しの場合、このワード線８ａおよび８ｂに沿った
各ブロック内の複数個のメモリセルが選択状態となり、
メモリセルの情報に応した電位変化がビット線９ａおよ
び９ｂに現われる。その後、センスアンプ列３ａおよび
３ｂが動作して全ビット線の電位変化を増幅する。コラ
１１デコーダ４ａおよび４ｂはアドレスバッフ７６がら
のアドレス信号に応じた複数のビット線のうち、各々１
本のビット線を選択する。このピッ１−線の情報はマル
チプレクサ５ａおよび５ｂを介して人出カバッファ１０
に出力され、アドレス信号に応じて一方が読出し情報と
して出力される。情報の書込みは、上述と逆に入出力バ
ッファ１０がらの情報がセンスアンプ列３ａおよび３ｂ
の動作により、ビット線の電位変化としてメモリセルに
蓄積されることで行われる。
リ１のメモリセルアレイ２は２つのブロック２ａおよび
２ｂに分割され、それぞれにセンスアンプ列３ａおよび
３ｂ、コラムデコーダ４ａおよび４ｂ、マルチプレクサ
５ａおよび５１）が設けられている。アドレス信号はア
ドレスバッファ６に入力され、ＴＴＬレベルのアドレス
信号がＭＯＳレベルに変換される。このアドレス信号は
ロウデコーダ７に入力され、全ワード線のうち、各ブロ
ックの特定のワードＭ、 ８ ａおよび８ｂを選択する
。読出しの場合、このワード線８ａおよび８ｂに沿った
各ブロック内の複数個のメモリセルが選択状態となり、
メモリセルの情報に応した電位変化がビット線９ａおよ
び９ｂに現われる。その後、センスアンプ列３ａおよび
３ｂが動作して全ビット線の電位変化を増幅する。コラ
１１デコーダ４ａおよび４ｂはアドレスバッフ７６がら
のアドレス信号に応じた複数のビット線のうち、各々１
本のビット線を選択する。このピッ１−線の情報はマル
チプレクサ５ａおよび５ｂを介して人出カバッファ１０
に出力され、アドレス信号に応じて一方が読出し情報と
して出力される。情報の書込みは、上述と逆に入出力バ
ッファ１０がらの情報がセンスアンプ列３ａおよび３ｂ
の動作により、ビット線の電位変化としてメモリセルに
蓄積されることで行われる。
リフレッシュサイクルに入ると、外部のリフレッシュア
ドレスカウンタで指定されたアドレス信号がアドレスバ
ッファ６に入力される。そして、ロウデコーダ７により
各ブロック１本のワード線が同時に選択される。次にセ
ンスアンプ列３ａおよび３ｂが動作してこのワード線に
沿った複数個のメモリセルの情報に応じた複数本のビッ
ト線の電位変化が増幅され、再び複数個のメモリセルに
書込む。第１図の例によると、リフレッシュ分割数は、
メモリセルアレイ内の全メモリ数を全センスアンプ数で
割った値に等しい。
ドレスカウンタで指定されたアドレス信号がアドレスバ
ッファ６に入力される。そして、ロウデコーダ７により
各ブロック１本のワード線が同時に選択される。次にセ
ンスアンプ列３ａおよび３ｂが動作してこのワード線に
沿った複数個のメモリセルの情報に応じた複数本のビッ
ト線の電位変化が増幅され、再び複数個のメモリセルに
書込む。第１図の例によると、リフレッシュ分割数は、
メモリセルアレイ内の全メモリ数を全センスアンプ数で
割った値に等しい。
このように第１図に示した従来の半導体メモリでは、セ
ンスアンプ列を設けてセンスアンプの数を増やし、セン
スアンプ列の数に依存したリフレッシュ分割数が決定さ
れる。従って、リフレッシュ分割数の低減を図り、メモ
リ稼動率を向上させる場合、ブロック分割数を増加させ
ると共に、各ブロック対応にセンスアンプ列を設けて、
リフレッシュサイクル時にこのセンスアンプ列を同時に
動作させなけ汎ばならない。そのため、ブロック分割数
に依存し−でセンスアンプ列が増加し、半導体メモリの
消質電力およびチップ面積が増加するといった欠点を有
している。
ンスアンプ列を設けてセンスアンプの数を増やし、セン
スアンプ列の数に依存したリフレッシュ分割数が決定さ
れる。従って、リフレッシュ分割数の低減を図り、メモ
リ稼動率を向上させる場合、ブロック分割数を増加させ
ると共に、各ブロック対応にセンスアンプ列を設けて、
リフレッシュサイクル時にこのセンスアンプ列を同時に
動作させなけ汎ばならない。そのため、ブロック分割数
に依存し−でセンスアンプ列が増加し、半導体メモリの
消質電力およびチップ面積が増加するといった欠点を有
している。
〔発明のＬ１的〕
本発明の目的はリフレッシュ分割数を低減する半導体メ
モリを提供することにある。
モリを提供することにある。
本発明は、メモリセルアレイを複数個のブロックに分割
し、異なったブロックでメモリサイクル動作（メモリの
読出しおよび書込み動作）とリフレッシュ動作を同時に
行うものである。
し、異なったブロックでメモリサイクル動作（メモリの
読出しおよび書込み動作）とリフレッシュ動作を同時に
行うものである。
以下、本発明の実施例を図面を参照して説明する。
第２図は本発明の一実施例を示す。半導体メモリ１１の
メモリセルアレイ１２は第１図の半導体メモリ１と同様
に２つのブロック１２ａおよび１２ｂに分割され、それ
ぞれにセンスアンプ列１３ａおよび１３ｂ、コラムデコ
ーダ１４ａおよび１４ｂ、マルチプレクサ１．５ａおよ
び１５ｂが設けられている。２ｏは人出カバッファ３で
ある。２１ａおよび２１ｂはリフレッシュアドレス伝号
を発生させるリフレッシュアドレスカウンタ、２２ａお
よび２２ｂはリフレッシュアドレス信号どアドレス信号
とのいずれか一方をアドレスバッファ托に与えるアドレ
ス切替回路である。２３はリフレッシュカウンタ２１ａ
、２］ｂを制御するりフレッシュ制御回路である。
メモリセルアレイ１２は第１図の半導体メモリ１と同様
に２つのブロック１２ａおよび１２ｂに分割され、それ
ぞれにセンスアンプ列１３ａおよび１３ｂ、コラムデコ
ーダ１４ａおよび１４ｂ、マルチプレクサ１．５ａおよ
び１５ｂが設けられている。２ｏは人出カバッファ３で
ある。２１ａおよび２１ｂはリフレッシュアドレス伝号
を発生させるリフレッシュアドレスカウンタ、２２ａお
よび２２ｂはリフレッシュアドレス信号どアドレス信号
とのいずれか一方をアドレスバッファ托に与えるアドレ
ス切替回路である。２３はリフレッシュカウンタ２１ａ
、２］ｂを制御するりフレッシュ制御回路である。
本実施例においては、一方のブロック１２ａ （もしく
は［２ｂ）がメモリ動作中（読出しまたは書込み中）に
、他方のブロック１２ｂ（もしくは１２ａ）のリフレッ
シュを行う。リフレッシュ制御回路２３はリフレッシュ
サイクルでない時（ＲＥ Ｆ＝” Ｉ ”）アト１ノス
信時を受信すると、メモリ動作が行わ才するメモリセル
ブロックに対応するりフレッシコアドレスカウンタ２１
ａもしくは２］）Ｊのインクリメン１−を停止させ、メ
モリ動作が行われない方のリフレッシュアドレスカウン
タのインクリメンＩ−を行わせる。例えばメモリセルブ
ロック＋２ａに読出しまたは耳込みが行われるとする。
は［２ｂ）がメモリ動作中（読出しまたは書込み中）に
、他方のブロック１２ｂ（もしくは１２ａ）のリフレッ
シュを行う。リフレッシュ制御回路２３はリフレッシュ
サイクルでない時（ＲＥ Ｆ＝” Ｉ ”）アト１ノス
信時を受信すると、メモリ動作が行わ才するメモリセル
ブロックに対応するりフレッシコアドレスカウンタ２１
ａもしくは２］）Ｊのインクリメン１−を停止させ、メ
モリ動作が行われない方のリフレッシュアドレスカウン
タのインクリメンＩ−を行わせる。例えばメモリセルブ
ロック＋２ａに読出しまたは耳込みが行われるとする。
この場合、アドレス信号どＲＥ Ｆ ＝″′１″により
、アドレス切替回路２２ａはアドレス信号をアドレスバ
ッファ１６にυ・え、アドレス切替回路２２ｂはリフレ
ッシュアドレスカウンタ２１ｂからのりフレフシコア１
−レス信号を７１〜レスバツフア１６に与える。アドレ
ス（ｉｆ号およびリフレッシュアドレス信号はロウデコ
ーダ１７にケ、え、［１ウデコーダ１７はアドレス信号
に応じてブロック＋２ａの特定の一木のワード線１８ａ
を選択する。センスアンプ列１３ａは読出しあるいは書
込みの動作をす゛る。さらにロウデコーダＩ７はリフレ
ッシュアドレス信号に応じてブロック１２ｂの特定の１
本のワード線１８ｂを選択し、センスアンプ列１３ｂと
共にリフレッシュ動作を行う、読出し書込み動作が連続
している間、上述の動作を繰り返えす。その結果、リフ
レッシュアドレスカウンタ２］ａ、２１ｂは順次インク
リメン１へされたリフレッシュアドレスを保持する。
、アドレス切替回路２２ａはアドレス信号をアドレスバ
ッファ１６にυ・え、アドレス切替回路２２ｂはリフレ
ッシュアドレスカウンタ２１ｂからのりフレフシコア１
−レス信号を７１〜レスバツフア１６に与える。アドレ
ス（ｉｆ号およびリフレッシュアドレス信号はロウデコ
ーダ１７にケ、え、［１ウデコーダ１７はアドレス信号
に応じてブロック＋２ａの特定の一木のワード線１８ａ
を選択する。センスアンプ列１３ａは読出しあるいは書
込みの動作をす゛る。さらにロウデコーダＩ７はリフレ
ッシュアドレス信号に応じてブロック１２ｂの特定の１
本のワード線１８ｂを選択し、センスアンプ列１３ｂと
共にリフレッシュ動作を行う、読出し書込み動作が連続
している間、上述の動作を繰り返えす。その結果、リフ
レッシュアドレスカウンタ２］ａ、２１ｂは順次インク
リメン１へされたリフレッシュアドレスを保持する。
半導体メモリがリフレッシュサイクルに入ると、ＲＥ
Ｆ ＝″′Ｏ″によりリフレッシュ制御回路２３は両リ
フレッシュアドレスカウンタ２１ａ、２１ｂのインクリ
メントを行わせる。併せてアドレス切替回路２２ａおよ
び２２ｂは共にカウンタ２１ａおよび２１ｂのリフレッ
シュアドレス信号をアドレスバッファ１６にり、え、２
つのブロック共にリフレッシュ動作を行う。各リフレッ
シュアドレスカウンタ２１ａおよび２１ｂはメモリ動作
時に保持していたリフレッシュアドレスから順次インク
リメントを行う。
Ｆ ＝″′Ｏ″によりリフレッシュ制御回路２３は両リ
フレッシュアドレスカウンタ２１ａ、２１ｂのインクリ
メントを行わせる。併せてアドレス切替回路２２ａおよ
び２２ｂは共にカウンタ２１ａおよび２１ｂのリフレッ
シュアドレス信号をアドレスバッファ１６にり、え、２
つのブロック共にリフレッシュ動作を行う。各リフレッ
シュアドレスカウンタ２１ａおよび２１ｂはメモリ動作
時に保持していたリフレッシュアドレスから順次インク
リメントを行う。
一般に半導体メモリでは連続するアドレスを順次選択す
ることが多い。従ってアドレスの割当てをブロック間で
均等に分配することによって、第２図の例では第１図の
半導体メモリに比べてリフレッシュ分割数が少なくて済
む。メモリサイクル時に各ブロックが均等に連続して選
択された場合を考えると１本実施例の半導体メモリでは
リフ１メツシュ分割数を０とすることも可能である。第
２図では２ブロツク構成を例としているが、本実施例は
２ブロック以上の複数ブロックに対しても適用できる。
ることが多い。従ってアドレスの割当てをブロック間で
均等に分配することによって、第２図の例では第１図の
半導体メモリに比べてリフレッシュ分割数が少なくて済
む。メモリサイクル時に各ブロックが均等に連続して選
択された場合を考えると１本実施例の半導体メモリでは
リフ１メツシュ分割数を０とすることも可能である。第
２図では２ブロツク構成を例としているが、本実施例は
２ブロック以上の複数ブロックに対しても適用できる。
第３図は本発明の他の実施例を示す。本実施例の特徴は
、第２図の実施例を基本どして、センスアンプ列を増加
させずに、メモリセルアレイ等のブロック分割数を増や
し、各ブロック間にブロック分離口Ｗｌｉ ｌ設けた点
である。第３図ではブロック分割数を４に採った例を示
す。第３図において第２図から、（１％正または付加さ
れた回路は以Ｆの通りである６１２ａ〜１２ｄは４分割
された名メモリセルアレイブロックを表わし、 ２２
ａ ＝ ２２ ｄは上記各ブロックに対応したアドレス
切替回路、２１ａ〜２１ｄは１−記各ブロックに対応し
たリフレッシュアドレスカウンタを表わしてし）る、２
５ａ〜２５ｃは」二記各ブロック間に設けられたブロッ
ク分離回路でであり、この回路は後述のアドレス検出回
路２４の出力情報により隣接ブロックを電気的に切り離
す動作をする。アドレス検出回路２４はリフレッシュア
ドレスカウンタ２１ａ〜２１ｄに菩えられたリフレッシ
ュアドレスの情報を受けて各ブロック内の全ワード線が
既にリフレッシュを完了しているか否かを検出する役割
、およびその検出結果とリフレッシュ制御回路２３の出
力結果によりブロック分離回路２５ａ〜２５ｃの回路動
作を制御する役割を持っている。
、第２図の実施例を基本どして、センスアンプ列を増加
させずに、メモリセルアレイ等のブロック分割数を増や
し、各ブロック間にブロック分離口Ｗｌｉ ｌ設けた点
である。第３図ではブロック分割数を４に採った例を示
す。第３図において第２図から、（１％正または付加さ
れた回路は以Ｆの通りである６１２ａ〜１２ｄは４分割
された名メモリセルアレイブロックを表わし、 ２２
ａ ＝ ２２ ｄは上記各ブロックに対応したアドレス
切替回路、２１ａ〜２１ｄは１−記各ブロックに対応し
たリフレッシュアドレスカウンタを表わしてし）る、２
５ａ〜２５ｃは」二記各ブロック間に設けられたブロッ
ク分離回路でであり、この回路は後述のアドレス検出回
路２４の出力情報により隣接ブロックを電気的に切り離
す動作をする。アドレス検出回路２４はリフレッシュア
ドレスカウンタ２１ａ〜２１ｄに菩えられたリフレッシ
ュアドレスの情報を受けて各ブロック内の全ワード線が
既にリフレッシュを完了しているか否かを検出する役割
、およびその検出結果とリフレッシュ制御回路２３の出
力結果によりブロック分離回路２５ａ〜２５ｃの回路動
作を制御する役割を持っている。
本実施例におけるメモリサイクル時の読み出し動作は具
体的に以下の通りである。例えばメ゛モリセルアレイ１
２ａ内のワード線が選択された時、アドレス信号をアド
レスバッファ１６に与えるように動作する。他のアドレ
ス切替回路２２ｂ〜２２ｄは各々リフレッシュア１くレ
スカウンタ２１ｂ〜２Ｌｄからのリフレッシュアドレス
信号をアドレスバッファに与えるように動作する。また
、アドレス検出回路２４は全リフレッシュアドレスカウ
ンタの出力情報およびリフレッシュ制御回路２３の出力
情報を受けて、リフレッシュアドレスカウンタ２１１）
〜２１ｄのうち唯一・の回路を動作させる制御を行う。
体的に以下の通りである。例えばメ゛モリセルアレイ１
２ａ内のワード線が選択された時、アドレス信号をアド
レスバッファ１６に与えるように動作する。他のアドレ
ス切替回路２２ｂ〜２２ｄは各々リフレッシュア１くレ
スカウンタ２１ｂ〜２Ｌｄからのリフレッシュアドレス
信号をアドレスバッファに与えるように動作する。また
、アドレス検出回路２４は全リフレッシュアドレスカウ
ンタの出力情報およびリフレッシュ制御回路２３の出力
情報を受けて、リフレッシュアドレスカウンタ２１１）
〜２１ｄのうち唯一・の回路を動作させる制御を行う。
例えば、リフレッシュアドレスカウンタ２１ｂの出力情
報によって、メモリセルアレイ１２ｂ内の全ワード線に
対するリフレッシュが完了していないことが判明した場
合、アドレス検出回路２４はリフ１メツシユアドレスカ
ウンタ２１ｂ〜２１ｄのうちｌｌｆｆシーのリフレッシ
ュアドレスカウンタ２１ｂが動作するよう７°Ｊ・制御
を行う。さらにその制御情報はブロック分離回路２５ａ
〜２５ｃに対しても伝達する。その結果。
報によって、メモリセルアレイ１２ｂ内の全ワード線に
対するリフレッシュが完了していないことが判明した場
合、アドレス検出回路２４はリフ１メツシユアドレスカ
ウンタ２１ｂ〜２１ｄのうちｌｌｆｆシーのリフレッシ
ュアドレスカウンタ２１ｂが動作するよう７°Ｊ・制御
を行う。さらにその制御情報はブロック分離回路２５ａ
〜２５ｃに対しても伝達する。その結果。
唯一のブロック分離口ｉ’３２５ａｆＪ＜動作して隣接
のメモリセルアレイ１２ａおよび１２ｂを電気的に切り
Ｆｉｌず。このことは、コラムデコーダ１４ａおよび１
４ｈにより選択されたビット線がメモリセルアレイ１２
ａおよび１２ｂの間で電気約１こ切り離されていること
に対応する。一方、他のブロッ分離口回ｍ ２５ ＋＋
。
のメモリセルアレイ１２ａおよび１２ｂを電気的に切り
Ｆｉｌず。このことは、コラムデコーダ１４ａおよび１
４ｈにより選択されたビット線がメモリセルアレイ１２
ａおよび１２ｂの間で電気約１こ切り離されていること
に対応する。一方、他のブロッ分離口回ｍ ２５ ＋＋
。
２５ｅは動作しないため、メモリセルアレイ＋２ｈ〜１
２ｄにおけるビット線は電気的に接続状態をｆに持する
。その結果、メモリセルアレイ１２ｂにおけるメモリセ
ルの情報がセンスアンプ列１３ｂによってリフレッシュ
される。メモリサイクルが連続している間、第３図に示
した半導体メモリは上記の回路動作を繰り返す。この際
、アドレス切替回路。
２ｄにおけるビット線は電気的に接続状態をｆに持する
。その結果、メモリセルアレイ１２ｂにおけるメモリセ
ルの情報がセンスアンプ列１３ｂによってリフレッシュ
される。メモリサイクルが連続している間、第３図に示
した半導体メモリは上記の回路動作を繰り返す。この際
、アドレス切替回路。
リフレノシュア１−レスカウンタおよびブロック分離回
路はアドレス信号、ＲＥＦ＝”１”およびアドレス検出
回Ｗ：＋２４の出力情報により順次動作する回路が切り
替わる。従って上記の説明ではセンスアンプ列１３ａが
メモリ動作、センスアンプ列１３））がリフレッシュ動
作を受け持っているが、上記の各センスアンプ列が反対
の動作を受け持つ場合も多い。例えばメモリセルアレイ
１２ｂ内のワード線が連続して選択され、かつ当該メモ
リ勺イクルの間にメモリセルアレイブロック１２ａが順
次リフレッシュ動作を受ける場合を考える。この場合、
最初の連続したメモリサイクルの間は、ブロック分離回
路２５ａが隣接のメモリセルアレイブロック１２ａと１
２ｂを電気的に切り湘し、センスアンプ列１３ａがリフ
レッシュ動作、センスアンプ列１３ｂがメモリ動作を受
け持つ。さらにメモリサイクルが繰り返されるに従い、
今度はブロック分離回路２５ｂが隣接のメモリセルアレ
イブロック１２ｂと１２ｃを電気的に切り離し、センス
アンプ列１３ａがメモリ動作、センスアンプ列１３ｂが
リフレッシュ動作を受け持つ。第３図に示した半導体メ
モリがリフレッシュサイクルに入ると、アドレス検出回
路２４の出力情報に応じてブロック分離回路２５８〜２
５ｃの中で唯一の当該回路が隣接のメモリセルアレーｒ
を電気的にｌ、ＩＩり離す動作を行う。また、同時にア
ドレス切替回路２２ａ〜２２ｄおよびリフレッシュアド
レスカウンタ２Ｌａ〜２１ｄの中で各々２回路が動作す
る。その結果、異なった２つのメモリセルアレイ内でワ
ード線が各１本ずつ選択されてリフレッシュ動作が行わ
れる。
路はアドレス信号、ＲＥＦ＝”１”およびアドレス検出
回Ｗ：＋２４の出力情報により順次動作する回路が切り
替わる。従って上記の説明ではセンスアンプ列１３ａが
メモリ動作、センスアンプ列１３））がリフレッシュ動
作を受け持っているが、上記の各センスアンプ列が反対
の動作を受け持つ場合も多い。例えばメモリセルアレイ
１２ｂ内のワード線が連続して選択され、かつ当該メモ
リ勺イクルの間にメモリセルアレイブロック１２ａが順
次リフレッシュ動作を受ける場合を考える。この場合、
最初の連続したメモリサイクルの間は、ブロック分離回
路２５ａが隣接のメモリセルアレイブロック１２ａと１
２ｂを電気的に切り湘し、センスアンプ列１３ａがリフ
レッシュ動作、センスアンプ列１３ｂがメモリ動作を受
け持つ。さらにメモリサイクルが繰り返されるに従い、
今度はブロック分離回路２５ｂが隣接のメモリセルアレ
イブロック１２ｂと１２ｃを電気的に切り離し、センス
アンプ列１３ａがメモリ動作、センスアンプ列１３ｂが
リフレッシュ動作を受け持つ。第３図に示した半導体メ
モリがリフレッシュサイクルに入ると、アドレス検出回
路２４の出力情報に応じてブロック分離回路２５８〜２
５ｃの中で唯一の当該回路が隣接のメモリセルアレーｒ
を電気的にｌ、ＩＩり離す動作を行う。また、同時にア
ドレス切替回路２２ａ〜２２ｄおよびリフレッシュアド
レスカウンタ２Ｌａ〜２１ｄの中で各々２回路が動作す
る。その結果、異なった２つのメモリセルアレイ内でワ
ード線が各１本ずつ選択されてリフレッシュ動作が行わ
れる。
第３図はブロック分割数を４に採った例を示しているが
、３以との任意の整数値を採った場合に対しても適用で
きる。本実施例によると、ブロック間におけるアドレス
の割当てを考慮しなくともブロック分割数を増やすこと
によってリフレッシュ分割数を０とすることができる。
、３以との任意の整数値を採った場合に対しても適用で
きる。本実施例によると、ブロック間におけるアドレス
の割当てを考慮しなくともブロック分割数を増やすこと
によってリフレッシュ分割数を０とすることができる。
以上説明したように本発明によれば、メモリサイクル時
（メモリの読み出しおよび書き込みサイクル時）に、メ
モリセルアレイを分割したｔｉｔ Ｄ フロックのうち
異なったブロックでメモリ動作とリフレッシュ動作が同
時に行える構成となっているから、リフレッシュ分割数
が低減し、メモリ稼動率が高い半導体メモリを実現でき
る。
（メモリの読み出しおよび書き込みサイクル時）に、メ
モリセルアレイを分割したｔｉｔ Ｄ フロックのうち
異なったブロックでメモリ動作とリフレッシュ動作が同
時に行える構成となっているから、リフレッシュ分割数
が低減し、メモリ稼動率が高い半導体メモリを実現でき
る。
第１図は従来例を示す図、第２図は本発明の一実施例を
示すブロック図、第３図は本発明の他の実施例を示すブ
ロック図である。 １１・・・半導体メモリ、 １２・・・メモリセルアレ
イ、１２ａＮ１２ｄ・・・メモリセルアレイブロック、
１３ａ 、 １３ｂ−センスアンプ列、 ２５ａ〜２５
ｃｍブロック分離回路。 代理人弁理士 鈴 木 誠 ・ １ 、 ５Ｆ
示すブロック図、第３図は本発明の他の実施例を示すブ
ロック図である。 １１・・・半導体メモリ、 １２・・・メモリセルアレ
イ、１２ａＮ１２ｄ・・・メモリセルアレイブロック、
１３ａ 、 １３ｂ−センスアンプ列、 ２５ａ〜２５
ｃｍブロック分離回路。 代理人弁理士 鈴 木 誠 ・ １ 、 ５Ｆ
Claims (2)
- （１） メモリセルアレイを、各々センスアンプ列を具
備する複数個のブロックに分割し、任意のブロックのメ
モリ動作時、それ以外のブロックのメモリセルをリフレ
ッシュ動作せしめることを特徴とする半導体メモリ。 - （２） メモリセルアレイを複数個のブロックに分割し
、かつ上記ブロックの分割数以下のセンスアンプ列を設
けると共に、上記複数個のプロ、ツクを電気的に非接続
状態とする複数個のブロック分離回路を設け、該ブロッ
ク分離回路によって、非動作中のブロックを動作中のブ
ロックと異なるセンスアンプ列に接続してリフレッシュ
動作せしめることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108204A JPS60696A (ja) | 1983-06-16 | 1983-06-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108204A JPS60696A (ja) | 1983-06-16 | 1983-06-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60696A true JPS60696A (ja) | 1985-01-05 |
Family
ID=14478655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108204A Pending JPS60696A (ja) | 1983-06-16 | 1983-06-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63898A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5419619A (en) * | 1977-07-15 | 1979-02-14 | Toshiba Corp | Refresh control system |
| JPS54151333A (en) * | 1978-05-20 | 1979-11-28 | Fujitsu Ltd | Memory system |
| JPS57100689A (en) * | 1980-12-15 | 1982-06-22 | Fujitsu Ltd | Semiconductor storage device |
-
1983
- 1983-06-16 JP JP58108204A patent/JPS60696A/ja active Pending
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