JPS62125447A - インタリ−ブ機能を有するメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 インタリーブ機能を有するメモリであって、各メモリア
レイブロックのアドレス信号、データ入力信号、データ
出力信号がそれぞれの共通端子で入出力し、各メモリア
レイブロック毎のストローブ信号によって時系列的に信
号の読み書き処理を行う。

〔産業上の利用分野〕

本発明は、複数のメモリアレイブロックをもち、インタ
リーブ機能を存するメモリに関するものである。

半導体集積回路の集積度が向上するにつれてメモリ素子
の容量は飛躍的に増大した。

そして、大量データの高速処理、画像処理の技術の向上
に大きく貢献した。

しかるに、これによってメモリ素子の最小単位が大きく
なり、メモリシステムの基本容量が必要以上に大きくな
る。

従って、メモリシステムを増設する場合に必要以上のメ
モリを増設することになる。

即ち、最適なシステムを構築することが難しくなってき
た。

特に、これはデータの幅が大きく、多段のインタリーブ
を行っているシステムにおいて顕著になってきている。

〔従来の技術〕

第７図は従来のメモリ素子で多数のメモリセル群からな
るメモリアレイをもち、アドレス信号（Ａ）のバス入力
端子、アドレス信号を構成するメモリの列アドレス、即
ち、ローアドレスを取り込むローアドレスストローブ信
号（ＲＡＳ）の入力端子、行アドレスを取り込むカラム
アドレスストローブ信号（ＣＡＳ）の入力端子、ライト
イネーブル信号（ＷＥ）の入力端子、データ入力信号（
Ｄｉ、）入力端子、データ出力信号（Ｄｏｕｔ）の出力
端子を備え、アドレスバスから入力するアドレス信号を
ＲＡＳ、ＣＡＳ信号によって取り込み、そのアドレスに
データ入力信号を書き込み、出力信号を読み出す。

ＷＥ倍信号書き込みのタイミングを指示する信号である
。

また、第８図はメモリを分割してメモリブロックごとに
データの入出力端子を設けて、多ビツト構成としたメモ
リ素子である。

第９図は従来例のタイミングチャートで、メモリのアク
ティブサイクルＴａとプリチャージサイクルＴｐで１個
のデータが読み書きされる。

なお、図の斜線域は非関知域である。

〔発明が解決しようとする問題点〕

この従来のメモリ素子では上記したように、メモリの集
積度が増加するにつれて、メモリ容量の最小単位が太き
（なり過ぎるために装置構成面から要求する最適なメモ
リシステムの実現が困難になってきている。

このような問題を解決する一手段として、第８図のよう
に、多ビツト構成のメモリ　（図では２ビツトの例を示
す）を用いることが考えられる。

しかしながら、このような構成のメモリではデータのビ
ット幅が大きくなると、データ信号をその構成ビット同
時に入出力する端子数が増加し、回路の高密度化は可能
でもメモリ素子に外部接続端子設置場所がとれなくなる
。

本発明はこのような点に鑑みて創作されたものであって
、インタリーブ機能をメモリ素子内に備え、メモリアク
セスの高速化と所要容量のメモリシステムを構築できる
メモリ素子を提供することを目的としている。

〔問題点を解決するための手段〕

第１図の本発明のインタリーブ機能を有するメモリの実
施例のブロック図に示すように、Ｎ個（図では２個）の
メモリアレイブロック１，２をもち、１１．２１はそれ
ぞれのメモリアレイブロックのアドレス端子、１２．２
２はＲＡＳ端子、１３．２３はＣＡＳ端子、１４．２４
はデータ入力端子、１５．２５はデータ出力端子、１０
はアドレス共通端子、３はメモリアレイブロックの入力
データを取り込むバッファ、４は出力データを選択する
セレクタである。

５０はデータ入力共通端子、６０は出力共通端子である
。

各メモリアレイブロックのアドレスは共通端子から入力
し、ＲＡＳ、ＣＡＳ信号によってデータ入力信号、デー
タ出力信号からインクリーブしてメモリをアクセスでき
るよう構成されている。

〔作用〕

アドレス端子１０から人力したアドレスはメモリブロッ
ク１，２それぞれに入力される。

時系列的に入力するアドレス信号は、複数のＲＡＳ、Ｃ
ＡＳ信号によって時系列的に取り込まれ、読み出しの場
合はそのアドレスに格納されたデータがデータ出力端子
に読み出され、セレクタ４を介してデータ出力共通端子
６０から出力する。

一方、書き込みの場合はＷＥ倍信号タイミングで同様に
ＲＡＳ、ＣＡＳ信号で指定されたアドレスに、データ入
力共通端子５０から入力するデータがバッファ３を介し
てその指定アドレスに格納される。

外部端子内の回路は互いに接続されて集積化され、従っ
てこのメモリ素子から外部接続するための外部端子は少
なくてすむ。

〔実施例〕

第１図は本発明のインタリーブ機能を有するメモリの一
実施例のブロック図、第２図はそのタイミングチャート
、第３図は端子図である。

以下の例では２個のメモリブロック、１ピッ１−のデー
タ構成、データ入出力分離型、アドレスマルチプレクス
型とし、第２図の＊印は負論理信号で動作することを示
す。

ＲＡＳ信号端子１２から入力する＊ＲＡＳ　Ｉ信号によ
って、アドレスのローアドレスＲＡＩが取り込まれ、Ｃ
ＡＳ信号端子１３から入力する＊ＣＡＳＩ信号によって
カラムアドレスＣＡＬが取り込まれる。

そして、ＲＡＩ、ＣＡＩで指定されたアドレスのデータ
Ｄ１がデータ出力端子１５からセレクタ４を介して出力
共通端子６０から出力する。

続いて同様にＲＡＳ信号端子２２から入力する＊ＲＡＳ
２信号によってアドレスのローアドレスＲＡ２が取り込
まれ、ＣＡＳ信号端子２３から入力する＊ＣＡＳ２信号
によってカラムアドレスＣＡ２が取り込まれる。

そして、それによって指定されたアドレスのデータＤ２
がデータ出力端子２５からセレクタ４を介して出力共通
端子６０から出力する。

メモリアレイブロック１のプリチャージサイクルＴｐ中
に、メモリアレイブロック２の読み出しが行われ、この
メモリ素子はインクリーブして動作する。

メモリ書き込みの場合は、アドレス取り込みとライトイ
ネーブル信号＊ＷＥ信号のタイミングで同様にデータ入
力共通信号端子５０からの口き込みデータＤｗｌ、Ｄｗ
２がバッファ３を介して各メモリアレイに書き込まれる
。

第３図は上記実施例の端子図である。

また、第４．５．６図に他の実施例を示し、前例の＊Ｃ
ＡＳ信号の代わりにカラムセレクト信号（Ｃ３）の＊Ｃ
８信号を用いている。

この例の動作は、先ずローアドレス信号でメモリアレイ
ブロックのローアドレスが取り込まれ、次に一定時間後
にカラムアドレスが取り込まれ、データが出力、または
入力される。

この例ではＣＡＳ信号の減少分だけ入力端子数を少なく
できる。

以上の２つの実施例では、メモリアレイブロックをセレ
クトする２つのＲＡＳ−ＣＡＳ、またはＲＡＳ信号の順
序は任意である。

また、多ビットのデータを同時アクセスする多ピント構
成の場合、データの人出力を共通端子とする場合、アド
レス信号をマルチプレクスしていない場合にも適用でき
るのは云うまでもない。

〔発明の効果〕

以上述べてきたように、本発明によれば、インタリーブ
機能を有することによってメモリを効率よく使用でき、
特に、プリチャージ時間のために長いメモリサイクル時
間を必要とするダイナミックＲＡＭに適用して、実用的
には掻めて有用である。

【図面の簡単な説明】

第１図は本発明のインタリーブ機能を有するメモリの実
施例のブロック図、 第２図は実施例のタイミングチャート、第３図は実施例
の端子図、 第４〜６図は他の実施例の図、 第７図は従来例のメモリ素子図。 第８図は従来例のメモリ素子図（多ビツト構成）。 第９図は従来例のタイミングチャートである。 図において、 １．２はメモリアレイブロック、 １０はアドレスバス共通入力端子、 １２．２２はＲＡＳ信号入力端子、 １３．２３はＣＡＳ信号入力端子、 ５０はデータ入力共通端子、 ６０はデータ出力共通端子である。 Ｄｃｕｔ　　　　　　　　　　　　　　Ｄｒ　　　　　
　　　Ｄｚリミニラ式（辷イブＪｔｒ＋　ハミ＞７゛−
チー−キード第２図 メＷＥ　　　　　ＸＲＡＳ＋　　　　　　　　賛ＲＡＳ
２第４図 イでの吏オ齢σＪのり１ミ〉７−←ヤード第５１！！ａ ｊざさ肇にイ？’Ｊｑｔ＾シ）Ｇり　　　　　　　　　
イ５ダざすＳ枯（Σかｔｂ５Ｐン３＠３図　　　　　　
第６図 第７１　　　　　第８図 序文！１ミ１Σソの　フイミシ１゛＋ｙ−１−第９閃

Claims (1)

1. 【特許請求の範囲】 複数ブロックのメモリアレイ（１、２）からなるメモリ
   であって、 該各メモリアレイのアドレス信号が時系列的に入力する
   共通端子（１０）と、データ入力共通端子（５０）と、
   データ出力共通端子（６０）と、該アドレス信号を該各
   メモリブロックごとに取り込むストローブ信号入力端子
   （１２、１３、２２、２３）とを備え、時系列的に入力
   する該ストローブ信号によって、メモリアレイブロック
   （１、２）を選択して前記アドレス信号を取り込み、前
   記各メモリアレイブロック（１、２）にデータを読み書
   きすることを特徴とするインタリーブ機能を有するメモ
   リ。