JPS58137191A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、本体メモリセル及び予備メモリセルから成る
セルアレイを複数ブロックに分割した構成を有した半導
体メモリにおいて、メモリサイクル（メモリの読出し及
び書込みサイクル）時には欠陥の有無に応じて１個又は
２個のブロックのメモリセルが選択され、リフレツンユ
サ・イクル時にはすべてのブロックに対して同時にリフ
レッシュを行うことができる半導体メモリに関するもの
である。

冗長回路構成が採られている従来の半導体メモリは例え
ば第１図のような構成となっていた。第１図は半導体メ
モリの欠陥救済時におけるアクセス遅延を防ぐために、
Ｍ個のブロックの内、任意のブロックにある欠陥がアク
セスされた場合、その欠陥のあるブロックと欠陥の番地
に対応した予備メモリセルのある別のブロックとを同時
選択し、予備ロウデコーダの出力を用いてメモリサイク
ルの後半でブロック選択制御を行って、予備メモリセル
のセル情報のみを読出す構成を示している。

ここで説明はメモリサイクルとして読出しサイクルを対
象としたが、書込みサイクルも同様である。

以後、メモリサイクルとして読出しサイクルを対象に説
明を進める。第１図において、各ブロックは本体メモリ
セルアレイ１、予備メモリセルアレイ２、メモリセルの
微小信号電圧を増幅し、かつ読出しが行われたメモリセ
ルに対して再書込み（リフレッシュ）を行うセンス／リ
フレッシュアンプ列３、ワードドライバ４、本体ロウデ
コーダ５、欠陥の番地を登録しておき、外部アドレス信
号と前記登録済みの欠陥の番地とを比較照合する予備ロ
ウデコーダ６から構成されている。また、７はアドレス
バッファ、８はリフレッシュリクエスト信号ＲＥＦＲＱ
のｗＬ″レベル又はｌＨルベルに応じて、リフレッシュ
アドレス信号又は外部アドレス信号をアドレスバッファ
７に伝達するアドレス切替回路、９はリフレッシュアド
レスカウンタ、１０はメモリのロウ系基本クロックＲＡ
ＳがｌＨルベルを維持した状態で、ＲＥＦＲＱが１Ｌｌ
ルベルとなる毎にリフレッシュアドレスカウンタ９を駆
動スるりフレッシュ制御回路である。ブロック分割数Ｍ
ＦｉＭ≧２の整数であり、各ブロック内のワード線本数
をＮ本（整数）、予備ワード線本数を１本（整数）とし
た場合、Ｎ））ｒｖが成立している。なお、以後の説明
は、第１図に示した自動リフレッシュ方式を採る半導体
メモリを元に進めるが、他のリフレッシュ方式、例えば
セルフリフレッシュ方式を採る半導体メモリにおいても
リフレッシュタイマの有無の違いを除けば同様に説明す
ることができる。第１図の回路動作を以下に示す。メモ
リサイクル時、ブロック１からブロックＭ内の正常なメ
モリセルが選択された場合は、アドレスバッファ７の出
力”！Ｉ　２　（ＭＸＮ　）ビットにより唯一のブロッ
クの本体ロウデコーダ５のみが動作して、当該ブロック
の本体メモリセルアレイ１内のワードｌｉ本が選択され
、その後当該ブロックのセンス／リフレッシュアンプ列
３が動作する。一方、欠陥であるメモリセルが選択され
た場合には、アドレスバッファ７の出力ｌｏｇ２　（Ｍ
ＸＮ）ヒツトにより、欠陥の存在するブロックの本体ロ
ウデコーダ５及び、欠陥の番地に対応した予備メモリセ
ルが存在する別ブロックの予備ロウデコーダ６が動作し
てそれぞれワード線１本及び予備ワード線１本を選択す
る。その後、前記アドレスバッファ７の出力１ｏｇ２（
ＭＸＮ）ビット及び予備ロウデコーダ６の出力ＭＸｎ佃
によね、相異なる当該２ブロツクのセンス／リフレッシ
ュアンプ列３が動作する。ただしこの場合、欠陥の番地
に対応した予備メモリセルを含む唯一のブロックのセン
ス／シフレツー９１フフフ列３を動作させても良い。

このように第１図に示した従来の半導体メモリでは、す
べてのブロックのセンス／リフレッシュアンプ列３が常
に同時駆動されることはないため、リフレッシュ分割数
がＭＸＮと々す、メモリの非稼動率が大幅に増加すると
いった欠点を有していた。

本発明はこの欠点を除去するために、リフレッシュにお
いて予備ワード線を含むワード線すべてに対して独立し
たロウアドレスを付与させること、もしくは、ワード線
と予備ワード線の駆動及びリフレッシュアドレスのカウ
ントアツプを制御させることにより、リフレッシュ分割
数の増加を予備ワード線の本数分以下に抑えることを可
能にしたもので、以下図面を用いて詳細に説明する。

第２図は本発明の第１の実施例であり、第１図と比較し
て新たに追加された回路は以下の１１．１１’及び１２
である。１１．１１’はリフレッシュにおいて予備ワー
ド線を含むワード線すべてに対して独立したロウアドレ
スを付与する、つまり第２図において予備ワード線を含
むＮ＋ｎ本のワード線のうちの１本をデコードするリフ
レッシュ用ロウテ＝＋　−タ、Ｉ２はＲＥＦＲＱの１Ｌ
”レベル又は磨Ｈ鐸レベルに応じてリフレッシュ用ロウ
デコーダ１１（もしくは１１′）の出力又は本体ロウデ
コーダ５（もしくは予備ロウデコーダ６）の出力をワー
ドドライバ４に伝達するアドレス変更回路である。なお
、第２図におりて上記１２の破線内に記述された論理回
路は各予備ワード線もしくは各ワード線に対して、１回
路設けられており、実際には合計Ｎ＋セル路で１２は構
成されている。

第１の実施例（第２図）におけるメモリサイクル時の回
路動作は、前記第１図で説明した礪りでアリ〜７ｏツク
ｌからブロックＭ内の正常々メモリセル又は欠陥である
メモリセルが選択される場合に応じて、１個又は２個の
ブロックが選択状態となり、メモリサイクルの後半でブ
ロック選択制御が行われ、唯一のブロックのメモリセル
が読出される。

一方、リフレッシュサイクル時の回路動作は以下の通り
である。廊がＩＨＩレベルとなり、可Ｔ閥がＩＩＬ＠レ
ベルになるとリフレッシュアドレスカウンタ９はリフレ
ッシュ制御回路１ｏの出力によりリフレッシュアドレス
ｌｏ″ｇ２（Ｎ）＋　１　　ビットを出力し、リフレッ
シュサイクルの終了ごとにリフレッシュアドレスカウン
トアツプを行う。ここでワード線本数Ｎと予備ワード線
本数ｎとの間にはＮ″：）＞ｎが成立しているので、本
構成におけるリフレッシュアドレスは前記のように１ｏ
１２輌ビツトに１ビツトを付加すれば良い。一方、ＲＥ
ＦＲＱがＩＬＩレベルとなることで、アドレス切替回路
８け、リフレッシュアドレスカウンタ９の出力のみをア
ドレスバッファ７に伝達し、アドレス変更回路１２は４
本体ロウデコーダ５もしくは予備ロウデコーダ６の出力
を遮断し、リフレッシュ用ロウデコーダ１１．１１’の
出力のみをワードドライバ４に伝達する。その場合、リ
フレッシュアドレスに応シて、ブロック１からブロック
Ｍまでのすべてのブロックにおいて同時に、リフレッシ
ュ用ロウデコーダ１１・　１１′が予備ワード線を含む
すべてのワード線（Ｎ＋？Ｌ）本のうち１本を選択し、
リフレッシュを行う。以上のリフレッシュ制御を行うこ
とにより、冗長回路構成を採らない半導体メモリのリフ
レッシュ分割数に比べて、予備メモリセルアレイ２内に
存在する予備ワード線の本数分のみリフレッシュ分割数
が増加するにとどまる。なお、第２図において、リフレ
ッシュ用のアドレスバッファを追加し、アドレス切替回
路８を削除することにより、リフレッシュアドレス信号
の径路を独立させた構成としても良い。

第３図は本発明の第２の実施例であり、プロンク分割数
Ｍを２とした２ブロツク構成の例を示している。第３図
では、第２図で示したアドレス変更回路１２の配置を変
え、本体ロウデコーダ５及び予備ロウデコーダ６に入力
されるアドレスバッファ７の出力のうちブロック選択に
用いるアドレスの信号線のみをアドレス変更回路１２に
入力させている。本構成を採ることにより、第２図のリ
フレッシュ用ロウデコーダ１１．１１’を設けることな
く）予備ワード線に対してもワード線と独立し九ロウア
ドレスを付与することが可能となる。

第３図の本体ロウデコーダ５及び予備ロウデコーダ６は
ＮＯＲ形を例としており、本体ロウデコーダ５のＮＯＲ
回路は多数存在している’ＮＯＲ回路のうち任意の１回
路を示している。予備ロウデコーダ６ＯＮＯＲ回路も数
回路あるうちの任意の１回路を示したものである。第２
の実施例（第３図）におけるメモリサイクル時の回路動
作は第１の実施例と同様である。リフレッシュサイクル
時の回路動作を以下に示す。第３図において、アドレス
バッファ７の出力のうちｌｏｇ２鋺ヒツトはメモリサイ
クル時と同様に本体ロウデコーダ５及び予備ロウデコー
ダ６に入力される。一方リフレッシュサイクル時、アド
レス切替回路８によってブロック選択のアドレス信号ｌ
ヒツト分と切替ったリフレッシュアドレスｌビットがア
ドレス変更回路１２′に入力される。アドレス変更回路
１２’ではＲＥＦＲＱがＩＬＩレベルになると各ブロッ
クの本体ロウデコーダ５及び予備ロウデコーダ６に対し
で相補的なアドレス信号を出力する。以上のりフンンシ
ュ制御を行ぅことにより、冗長回路構成を採らない半導
体メモリのりフレッシュ分割数に比べて、その増加分を
予備ワード線の本数分に抑えることができる。

第４図に本発明の第３の実施例を示す。本図（第４図）
において、１３はリフレッシュサイクル時に通常はワー
ドドライバ４と予備ロウデコーダ６の径路を遮断状態に
保持し、予備ロウデコーダ６の”Ｈｌレベルの出力が入
力された場合のみ、次のりフレッシュサイクル時に前記
ワードドライバ４と予備ロウデコーダ６の径路を接続状
態とする比較回路であり、前記予備ロウデコーダ６の出
力レベルをラッチする機能を有している。破線内の論理
回路は予備ワード線１本に１回路膜げられている。１４
は予備ロウデコーダ６の１Ｈルベルの出力が入力される
と次のリフレッシュサイクル１サイクルが終了するまで
、リフレッシュアドレスカウンタ９のカウントアツプを
一時停止させる１５は前記比較回路１３で説明したりフ
レッシュサイクル時の接続状態となった信号を受けて、
本体ロウデコーダ５のデコード機能を停止させる本体ロ
ウデコーダ機能停止回路である。

第３の実施例（第４図）におけΣメモリサイクル時の回
路動作は、図中比較回路１３内の右側に示したＡＮＤ回
路を介して予備ロウデコーダ６の出力がワードドライバ
４に伝達され、本体ロウデコーダ機能停止回路１５は動
作しないために、前記した従来構成の半導体メモリ及び
２つの実施例の半導体メモリの回路動作と同様である。

次にこの第３の実施例のりフレッシュサイクル時の回路
動作を以下に示す。まず、欠陥であるメモリセルに対す
るリフレッシュリクエストが生じをい限すは、リフレッ
シュがリフレッシュアドレスカウンタ９の出力に応じて
実行される。この場合、比較回路１３がワードドライバ
４と予備ロウデコーダ６の間の径路を遮断状態に保持し
ており、リフレッシュは本体メモリセルアレイ１内のＮ
本のワード線に対して順次実行される。また、すべての
ブロックは同一のりフレッシュニアドレスに対応した合
計Ｍ本のワード線が同時に選択され、リフレッシュが行
われる。リフレッシュが順次進行して、欠陥であるメモ
リセルに対するリフレッシュリクエストが生じた場合、
当該リフレッシュサイクルが引き続いて１サイクル行わ
れると共に、予備ロウデコーダ６の１Ｈ″レベルの出力
により、リフレッシュアドレス演算回路１４が動作して
、次に実行されるリフレッシュサイクルにおいても当該
リフレッシュサイクルと同一のりフレッシュアドレスに
よってリフレッシュが実行されるようにリフレッシュア
ドレスカウンタ９を制御する。一方、比較回路１３は、
予備ロウデコーダ６のＩＨＩレヘルの出力を受けて次の
リフレッシュリクエストが生じた場合に、ワードドライ
バ４と予備ロウデコーダ６の径路を接続状態とする。上
記の回路動作は、第４図の比較回路１３において左ｆｉ
ｌｌ　Ｋ示したＡＮＤ回路３回路で行われる。同時に、
この接続状態となった信号を受けて本体ロウデコーダ機
能停止回路１５が動作して本体ロウデコーダ５のデコー
ド機能を停止させる。従って欠陥であるメモリセルに対
応したリフレッシュアドレスによって１サイクルリフレ
ツシユが実行された次のリフレッシュサイクルでは、カ
ウントアツプが行われない同一のリフレッシュアドレス
゛により、各ブロックの予備メモリセルアレイ２におけ
る４本の予備ワード線のうちの１本が選択されて予備メ
モリセルのリフレッシュが行われる。予備ロウデコーダ
６の出力がＩ　Ｌ　＠レベルになると、比較回路１３に
よりワードドライバ４と予備ロウデコーダ６の径路が遮
断され、リフレッシュアドレス演算回路１４及び本体ロ
ウデコーダ機能停止回路１５が動作しなくなるために再
び本体メモリセルアレイｌ内のワード線に対してリフレ
ッシュが順次進行する。

以上のリフレッシュ制御を行うことにより、冗長回路構
成を採らない半導体メモリのりフレッシュ分割数に比べ
て、欠陥の置換が行われた予備メモリセルに係わる予備
ワード線の本数分のみリフレッシュ分割数に比べて、欠
陥の置換が行われた予備メモリセルに係わる予備ワード
線の本数分のみリフレッシュ分割数が増加する巳とどま
る。

冗長回路構成が採られている従来の半導体メモリならび
に本発明の半導体メモリにおけるリフレッシュ時間、つ
まシメモリの非稼動率を算出すると以下の通りとなる。

対象とした半導体メモリは、２５６ｋｂ　ＲＡＭ　（ワ
ード線、ビット線各々５１２本）であり、２ブロツク構
成（１ノロツクのワード線は２５６本、（ット線は５１
２本）で各ブロックに２本の予備ワード線を配置させる
ものとした。この場合、従来の半導体メモリでは、例え
ばサイクル時間５００　ｎｓで４　ｍｓ毎ニ５１２サイ
クルのリフレッシュを行うため、非稼動率εは、 と々る。一方、本発明の半導体メモリでは、２つのブロ
ックに対して同時にリフレッシュが行われるため１２本
の予備ワード線に対するリフレッシュも含め、サイクル
時間５００　ｎｓで４ｍｓ毎Ｋ　（２５６＋２）サイク
ルのリフレッシュとなる。従ってこの場合の非稼動率ε
は、 となり、従来の半導体メモリの１／２を示す。

本発明による構成は、前記したようにセルフリフレッシ
ュ機能を有した半導体メモリに対しても適用することが
できる。この場合、前記第２図、第３図及び第４図のリ
フレッシュ制御回路ｌＯの入力部にリフレッシュタイマ
を付加Ｌ１　リフレッシュアドレスカウンタ９の出力を
リフレッシュタイマのリセット信号に用いれば良い。

以上説明したように、本発明によれば、欠陥救済時のア
クセス遅延を防ぐためにメモリを複数ブロックに分割し
た冗長回路構成を有した半導体メモリにおいて欠点とな
っていたリフレッシュ分割数の増加に対して、リフレッ
シュサイクル時にすべてのブロックを同時にリフレッシ
ュできる構成となっているから、上記リフレッシュ分割
数の増加を、予備ワード線の本線分以下と旨う最小限の
増加に抑えた半導体メモリを実現することができる利点
を有している。

【図面の簡単な説明】

第１図は冗長回路構成が採られ、ている従来の半導体メ
モリ、第２図は本発明の第１の実施例、第３図は本発明
の第２の実施例（ブロック分割数Ｍが２の場合）、第４
図は本発明の第３の実施例を示したものである。 ｌ　・・・・・・・・・本体メモリセルアレイ、　２　
・・・・・・・・・予備メモリセルアレイ、　３　・・
・・・・・・・センス／リフレッシュアンプ列、　４　
・・・・・・・・・　ワードドライバ、５・・・・・・
・・・本体ロウデコーダ、　６　・・・・・・・・・予
備ロウデコーダ、　７　・・・・・・・・・アドレスバ
ッファ、８・・・・・・・・アドレス切替回路、　９・
・・・・・・・　リフレッシュアドレスカウンタ、１０
・・・・・・・・・　リフレッシュ制御回路、１１．１
１’　・・・・・・・・・　リフレッシュ用ロウデ”−
タ、１２．１２’　　・・・・・・・・・アドレス変更
回路、５１３・・・・・・・・・比較回路、１４・・・
・・・・・・　リフレッシュアドレス演算回路ミ１５・
・・・・・・・・本体ロウ、デコーダ機能停止回路、　
Ｍ・・・・・・・・・ブロック分割数（Ｍ≧２の整数）
、　Ｎ・・・・・・・・・本体メモリセルアンイエ内に
あるワード線の本数を表わす整数、　ル・・・・・・・
・・予備メモリセルアレイ２内にある予備ワード線の本
数を表わす整数（但し、Ｎ＞＞Ｗ）。 第１図

Claims (3)

【特許請求の範囲】
1. （１）　　複数個の本体メモリセル及び予備メモリセル
   を各々Ｍ個（Ｍは２以上の整数）のセルアレイに分割し
   てＭ個のブロックを構成し、各ブロックに１組のセンス
   ／リフレッシュアンプ列を具備すせて、任意の七をアレ
   イ内の本体メモリセルが欠陥の場合には当該セルの番地
   が当該セルを含まない（Ｍ−１）個のいずれかのセルア
   レイにある予備メモリセルの番地に電気的に置換される
   構成を採った半導体メモリにおいて、Ｍ個の各ブロン、
   りに具備されている１組のセンス／リフレッシュアンプ
   列を同時に駆動することにより、Ｍ個のすべてのブロッ
   クに対してリフレッシュを同時に実行させる制御手段を
   有することを特徴とする半導体メモリ。
2. （２）　　上記特許請求の範囲第（１）項記載の半導体
   メモリにおいて、制御手段として、リフレッシュサイク
   ル時に予備ワード線を含むすべてのワード線に対して独
   立したロウアドレスを付与させるアドレス変更回路を有
   することを特徴とする半導体メモリ。
3. （３）上記特許請求の範囲第（１）項記載の半導体メモ
   リにおいて、制御手段として、リフレッシュサイクル時
   に予備ロウデコーダの出力に応じてリフレッシュアドレ
   スカウンタのカウントアツプを一時停止するリフレッシ
   ュアドレス演算回路及びワード線もしくは予備ワード線
   を選択状態とするか否かの判別を行う比較回路を有する
   ことを特徴とする半導体メモリ。