JPH03102695A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03102695A JPH03102695A JP63279239A JP27923988A JPH03102695A JP H03102695 A JPH03102695 A JP H03102695A JP 63279239 A JP63279239 A JP 63279239A JP 27923988 A JP27923988 A JP 27923988A JP H03102695 A JPH03102695 A JP H03102695A
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- semiconductor device
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- bit
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はDRAMのりフレクシ瓢方式に係り、特に16
MDRAM以上の大容量DRAMに好適耽リフレッシュ
方式に関する。
MDRAM以上の大容量DRAMに好適耽リフレッシュ
方式に関する。
従来σ)DRAMはnビットの容量に対し、リフレ.1
グシ為サイクルか了F5リフレッシュのために活性化さ
れるセンスアンプ数は2σで槽成されていた。
れるセンスアンプ数は2σで槽成されていた。
DRAMリフレッシェに関しては、例えば特開昭62−
154291がある。
154291がある。
DRAMの消費電力のうち、メモリセルのリフレクシェ
のために活性化されるセンスアンプを通してのビット線
充放電電流が占める割合が大きい。
のために活性化されるセンスアンプを通してのビット線
充放電電流が占める割合が大きい。
この電流はDRAMが大容量化されればされるほど大き
くなり、全消費電流に占める割合も大きくはる。消貴電
力σ)増大はチップの発熱量聖大きくし、チップ温度を
上昇させる。チップ温度の上昇はメモリセル拡散層σ)
ジャンクシ冨ン温度聖上昇させ、ジャンクシ百ンリーク
量を増やし、メモリセルの情報保持特性ケ劣化させる。
くなり、全消費電流に占める割合も大きくはる。消貴電
力σ)増大はチップの発熱量聖大きくし、チップ温度を
上昇させる。チップ温度の上昇はメモリセル拡散層σ)
ジャンクシ冨ン温度聖上昇させ、ジャンクシ百ンリーク
量を増やし、メモリセルの情報保持特性ケ劣化させる。
従来のDRAMではnビットの容量に対し、りフレッシ
ェサイクル数をTK、同時に活性化するセンスアンプl
12戸としている。アドレスマルチプレクスによりロウ
,カラム両アドレスを入力する方式では特定のメモリセ
ルをアクセスするために活性化し耽くてはならないセン
スアンプ数はJで良く、2JFrのセンスアンプを活性
化させる事で消貴電流の増大を引きおこす問題がある。
ェサイクル数をTK、同時に活性化するセンスアンプl
12戸としている。アドレスマルチプレクスによりロウ
,カラム両アドレスを入力する方式では特定のメモリセ
ルをアクセスするために活性化し耽くてはならないセン
スアンプ数はJで良く、2JFrのセンスアンプを活性
化させる事で消貴電流の増大を引きおこす問題がある。
不発明の目的は、この電流を低減することにある。
上記目的は同時に活性化するセンスアンプ数をG以下と
する(具体的にはJFr # 2 72’ eτk.−
H/rr・・)ことにより違或される。これは見方な変
えればリフレッシェサイクル数を5以上とする(具体的
にはJi’i , 2i , 4G , 8JE・・)
ことである。
する(具体的にはJFr # 2 72’ eτk.−
H/rr・・)ことにより違或される。これは見方な変
えればリフレッシェサイクル数を5以上とする(具体的
にはJi’i , 2i , 4G , 8JE・・)
ことである。
しかしこσ)ようにリフレッシェサイクル数を多くする
墨は、一定時間(リフレッシェインターバA/)内に全
てのメモリセルケリフレクシュするためには、リフレッ
シ為動作の回数聖増や丁番になり、DRAMσ)メモリ
効率を低下させる。メモリ効率な低下させないためには
、リフレッシュインターバルを長くてる必要があり、メ
モリセル0情報保持特性な回上させなくてはならない。
墨は、一定時間(リフレッシェインターバA/)内に全
てのメモリセルケリフレクシュするためには、リフレッ
シ為動作の回数聖増や丁番になり、DRAMσ)メモリ
効率を低下させる。メモリ効率な低下させないためには
、リフレッシュインターバルを長くてる必要があり、メ
モリセル0情報保持特性な回上させなくてはならない。
メモリセルの情報電荷は基板と拡散層σ)ジャンクシ言
ンリークにより減少していくので、ジャンクシ冒ンの面
積を少なくできる,基板な情eait荷蓄積容量の電極
に使わないタイプの立体構造メモリセルを用いる事によ
り、情報保持特性を向上させる事ができ、上記リフレッ
シェサイクル数を増や丁ことにより低消費電力化が達成
される。
ンリークにより減少していくので、ジャンクシ冒ンの面
積を少なくできる,基板な情eait荷蓄積容量の電極
に使わないタイプの立体構造メモリセルを用いる事によ
り、情報保持特性を向上させる事ができ、上記リフレッ
シェサイクル数を増や丁ことにより低消費電力化が達成
される。
リフレツシエサイクル数1kg以上とする事により同時
に活性化するセンスアンプ数をσ以下にできる。これに
より、リフレッシェ動作時にセンスアンプな通して流れ
るビット庫允放電1!流ケ低減することができる。
に活性化するセンスアンプ数をσ以下にできる。これに
より、リフレッシェ動作時にセンスアンプな通して流れ
るビット庫允放電1!流ケ低減することができる。
以下、本発明σ)一実施例を図な用いて説明丁る。
第2囚に、nビットの容量に対し、リフレッシネサイク
ル数をTE,IW1時に活性化されるセンスアンプ数2
3とした従来方式を示丁。ロウアドレスによりフード線
が2不選択され、それに接続される2i個のメモリセル
がリフレッシュされる。
ル数をTE,IW1時に活性化されるセンスアンプ数2
3とした従来方式を示丁。ロウアドレスによりフード線
が2不選択され、それに接続される2i個のメモリセル
がリフレッシュされる。
2不σ)7−}”Mのうち1本はメモリセルの7クセス
には用いられず、リフレッシュのためだけに選択される
。
には用いられず、リフレッシュのためだけに選択される
。
第1図に、nビットの容量に対し、リフレッシリサイク
ル数をa,同時に活性化されるセンスアンプ数鯛1とし
た本発明の一実施例を示す。ロウアドレスによりワード
線が1本選択され、それに接続されるC個σ)メモリセ
ルがリフレッシュされる。
ル数をa,同時に活性化されるセンスアンプ数鯛1とし
た本発明の一実施例を示す。ロウアドレスによりワード
線が1本選択され、それに接続されるC個σ)メモリセ
ルがリフレッシュされる。
第4図は従来万式σ)一〇フード×4ビット樟放σ)D
RAMな示丁。ロウアドレス,カラムアドレス共上ずつ
に分け2本選択されるワード線の各々から2ビットを選
択し、4ビットSaとしている。
RAMな示丁。ロウアドレス,カラムアドレス共上ずつ
に分け2本選択されるワード線の各々から2ビットを選
択し、4ビットSaとしている。
リフレッシュサイク/L/aはTfである。ロク.カラ
ムアドレスが各々1不少はく耽る。
ムアドレスが各々1不少はく耽る。
l
第3図は、不発明を用いたτnフードx4ビット構戒σ
)DRAMの一実施例である。カラムアドレスな1に分
け、1本のフード紐から4ビットを遺択し、4ビットS
aとしている。リフレツシ瓢サイクAI数は5である。
)DRAMの一実施例である。カラムアドレスな1に分
け、1本のフード紐から4ビットを遺択し、4ビットS
aとしている。リフレツシ瓢サイクAI数は5である。
カラムアドレスのみ2本少なくなる。
第6図は従来方式の二ブルモードの構或を示す。
4ビットIll成の場合と同様に2本のフードから各々
2ビットずつ選択して、CASのトグルにより順次1ビ
ットずつアクセスする。この場合、内部で順次選択され
るアドレス(ニブルアドレス)はロウ.カラム各々1本
ずつと耽る。リフレッシュサイクル数はzFである。
2ビットずつ選択して、CASのトグルにより順次1ビ
ットずつアクセスする。この場合、内部で順次選択され
るアドレス(ニブルアドレス)はロウ.カラム各々1本
ずつと耽る。リフレッシュサイクル数はzFである。
第5図は本発明な用いたニブルモードの*gを示す。4
ビット構成σ)場合と同様に1不のフード紐から4ビッ
ト選択して、CASのトグルによりIll次1ビットず
つアクセスする。この場合、ニブルアドレスはカラムア
ドレス2本とはる。リフレッシュサイクル数はσである
。
ビット構成σ)場合と同様に1不のフード紐から4ビッ
ト選択して、CASのトグルによりIll次1ビットず
つアクセスする。この場合、ニブルアドレスはカラムア
ドレス2本とはる。リフレッシュサイクル数はσである
。
第7図1alは従来方式と不発明の実施例とのれフード
〆1ビット構成σ)アドレス方式ケ比較した図である。
〆1ビット構成σ)アドレス方式ケ比較した図である。
従来方式ではリフレッシュアドレス(全てのメモリセル
をリフレッシュするために必要耽ロウアドレス)はi本
のロウアドレスのうち、最上位アドレスを除いたi−1
本である。また、ニブルアドレスはロウ.カラム各々σ
)アドレスの最上位アドレスである。不発明の実施例で
は、リフレッシェアドレスがロウアドレス全てのi本、
ニブルアドレスはカラムアドレスの上位から2本となっ
ている。
をリフレッシュするために必要耽ロウアドレス)はi本
のロウアドレスのうち、最上位アドレスを除いたi−1
本である。また、ニブルアドレスはロウ.カラム各々σ
)アドレスの最上位アドレスである。不発明の実施例で
は、リフレッシェアドレスがロウアドレス全てのi本、
ニブルアドレスはカラムアドレスの上位から2本となっ
ている。
第7図tblは従来方式と本発明の実施例とσ)工nワ
ードx4ピット構成σ)アドレス方式を比較した図の場
合である。従来方式では、nフード〆1ビット構成に比
べてロウ,カラム各アドレス共最上位の1本ずつが無く
なっており、リフレッシ具アドレスは1ビット構或と同
じくi−1本である。
ードx4ピット構成σ)アドレス方式を比較した図の場
合である。従来方式では、nフード〆1ビット構成に比
べてロウ,カラム各アドレス共最上位の1本ずつが無く
なっており、リフレッシ具アドレスは1ビット構或と同
じくi−1本である。
一万、本発明の実施例では、1ビット構成に比ベカラム
アドレスが2本少rx < rxっでおり、リフレッシ
島アドレスは1ビット構成と同じくi本である。アドレ
スマルチプレクスとならないアドレスピンが2不でき、
×1構或に対してアドレスピン数は減らない。
アドレスが2本少rx < rxっでおり、リフレッシ
島アドレスは1ビット構成と同じくi本である。アドレ
スマルチプレクスとならないアドレスピンが2不でき、
×1構或に対してアドレスピン数は減らない。
第8囚1mlは不発明の一実施例の16Mビッ}DRA
Mパッケージ外形及びピン配置の例である。
Mパッケージ外形及びピン配置の例である。
さらに、第8図(D)は本発明の一実施例の4Mビット
DRAMパッケージ外形及びピン配置の例である。n=
16Mビットの場合を示す。パッケージ外形はスモール
アクトラインジェイベントパッケージSOJとジグザグ
インラインパッケージZip,16Mワード×1ビット
構成と4Mワード×4ビッ}!ffについて示してある
。従来方式に対して、4ビット構成においてAllピン
か存在丁る事が異なっている。また、AI O ,Al
lピンはアドレスマルチプレクス入力ピンではクナる
。
DRAMパッケージ外形及びピン配置の例である。n=
16Mビットの場合を示す。パッケージ外形はスモール
アクトラインジェイベントパッケージSOJとジグザグ
インラインパッケージZip,16Mワード×1ビット
構成と4Mワード×4ビッ}!ffについて示してある
。従来方式に対して、4ビット構成においてAllピン
か存在丁る事が異なっている。また、AI O ,Al
lピンはアドレスマルチプレクス入力ピンではクナる
。
第9図1a+は本発明の一実施例で採用しているスタッ
クドキャパシタSTCを用いたメモリセル構造を示丁。
クドキャパシタSTCを用いたメモリセル構造を示丁。
さらにjg9図1blは不発明σ)一実施例で採用して
いるハイスイースプレートキャパシタHSPCを用いた
メモリセル構造を示す。STCセル、HSPCセル共に
基板を蓄積容量の電極として用いないタイプの立体構造
メモリセルである。このため、情報電荷な蓄積するノー
ドにつく拡散層の面積が少Tj<、基板との間σ)ジャ
ンクシゴンリークによる情報保持特性の劣化が少rlい
メモリセルとなっている。このメモリセルの採用により
、メモリ効率を落とすことなく、リフレクシ具サイクル
数を増やすことが可能に取っている。
いるハイスイースプレートキャパシタHSPCを用いた
メモリセル構造を示す。STCセル、HSPCセル共に
基板を蓄積容量の電極として用いないタイプの立体構造
メモリセルである。このため、情報電荷な蓄積するノー
ドにつく拡散層の面積が少Tj<、基板との間σ)ジャ
ンクシゴンリークによる情報保持特性の劣化が少rlい
メモリセルとなっている。このメモリセルの採用により
、メモリ効率を落とすことなく、リフレクシ具サイクル
数を増やすことが可能に取っている。
さらに、16M以上の大容量DRAMでは、本発明によ
り低消費電力化丁ることでチップの発熱量な少なくし、
メモリセルの情報保持特性を改害することもできる。
り低消費電力化丁ることでチップの発熱量な少なくし、
メモリセルの情報保持特性を改害することもできる。
なお、小11fi積で立体構造のメモリセルは、拡散層
領域が小さい。これによりジャンクシコンリークによる
情報保持特性が向上する。ここでFリフレッシュサイク
ルを組合せることにより低消費電力化を図ることができ
る。さらに低発熱量により、情報保持特性が改善される
。
領域が小さい。これによりジャンクシコンリークによる
情報保持特性が向上する。ここでFリフレッシュサイク
ルを組合せることにより低消費電力化を図ることができ
る。さらに低発熱量により、情報保持特性が改善される
。
また、16Mビット以上の大容量DRAMは、ビット線
充放電による消費電力が大きい。従って、高い発熱量に
より、情報保持特性が劣化する。ここで、仔リフレッシ
ェサイクル化が必須とはる。
充放電による消費電力が大きい。従って、高い発熱量に
より、情報保持特性が劣化する。ここで、仔リフレッシ
ェサイクル化が必須とはる。
従って、σリフレッシェサイクル化を行うことにより、
低消費電力化を図ることができ、低発熱量により、情報
保持特性が改善される。
低消費電力化を図ることができ、低発熱量により、情報
保持特性が改善される。
Bio図1alは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組み合わせた例である。第1
0図1b)はチップ内電圧vcnがセンスアンプ聖通じ
てビット線を充電する方法を示す図である。電圧コンバ
ータはこσ)充電電流を供給するために允分低インピー
ダンスで耽くては7jらはいがそのためには大きな面積
を必要とし、チップ市積が増加する。不発明を用いれば
ビット線允電電流を低減することができるため、電圧コ
ンバータの面積を小さくすることができ、チクプ面積な
減ら丁ことかできる。
チップ内電圧コンバータを組み合わせた例である。第1
0図1b)はチップ内電圧vcnがセンスアンプ聖通じ
てビット線を充電する方法を示す図である。電圧コンバ
ータはこσ)充電電流を供給するために允分低インピー
ダンスで耽くては7jらはいがそのためには大きな面積
を必要とし、チップ市積が増加する。不発明を用いれば
ビット線允電電流を低減することができるため、電圧コ
ンバータの面積を小さくすることができ、チクプ面積な
減ら丁ことかできる。
弟11色は、電圧コンバータを用いない従来方のDRA
Mの例である。
Mの例である。
第12図tas r l&)lは、Ai−1アドレ,’
.”? I /Oピンから取込むSリフレッシSX4構
114!!DRAMなホす図とタイムチャート図である
。本発明におl いてτnフードx4ビット構成の場合、従来方式に比べ
アドレスピンが1本多く必要となる(第7図参照)。こ
の1本多いアドレスvI/0ピンから他σ)ロウアドレ
スと同じタイミングで取り込んでいる。I/Oピンには
その後時分割でデータ入力を行なうかデータ出力を取り
出す事で動作上全く問題はない。これにより本発明によ
り従来方式に比べアドレスピンが増加するのを防ぐこと
ができる。
.”? I /Oピンから取込むSリフレッシSX4構
114!!DRAMなホす図とタイムチャート図である
。本発明におl いてτnフードx4ビット構成の場合、従来方式に比べ
アドレスピンが1本多く必要となる(第7図参照)。こ
の1本多いアドレスvI/0ピンから他σ)ロウアドレ
スと同じタイミングで取り込んでいる。I/Oピンには
その後時分割でデータ入力を行なうかデータ出力を取り
出す事で動作上全く問題はない。これにより本発明によ
り従来方式に比べアドレスピンが増加するのを防ぐこと
ができる。
第13図1alは本発明の他の実施例を示す,レイアウ
ト図である。さらに第13図tb+は、カラムアドレス
信号CASビフォアロウアドレス信号RAS時のみCリ
フレッシュサイクルに変える回路図である。Cx1ビフ
ォア[0 ( C B R )リフレッ? シェ時は従来と同じzWリフレッシ具サイクルで動作さ
せ、その他は本発明の■リフレッシュサイタルで動作す
る。通常動作の中にリフレッシュ動作が入る割合はおよ
そ100回に1回程度TIので、C B R IJフレ
ッシュ時のみ消費1&tiか従来万式並に増加丁るが、
全体で平均すると低消費電力化が達威でき、さらに、リ
フレッシェ動作’&CBRリフレッシュで行なえば、リ
フレッシュサイクル数は従来と同じで済む。
ト図である。さらに第13図tb+は、カラムアドレス
信号CASビフォアロウアドレス信号RAS時のみCリ
フレッシュサイクルに変える回路図である。Cx1ビフ
ォア[0 ( C B R )リフレッ? シェ時は従来と同じzWリフレッシ具サイクルで動作さ
せ、その他は本発明の■リフレッシュサイタルで動作す
る。通常動作の中にリフレッシュ動作が入る割合はおよ
そ100回に1回程度TIので、C B R IJフレ
ッシュ時のみ消費1&tiか従来万式並に増加丁るが、
全体で平均すると低消費電力化が達威でき、さらに、リ
フレッシェ動作’&CBRリフレッシュで行なえば、リ
フレッシュサイクル数は従来と同じで済む。
第13図1blにおいて、CRはCBRリフレッシュ時
IL1になる信号であり、これによりσリフレッシュ、
H&リフレッシェを切りかえる。
IL1になる信号であり、これによりσリフレッシュ、
H&リフレッシェを切りかえる。
第14図は、第13図(b)に示すリフレッシュサイク
ル切りかえアドレス信号Axi−1 s Axi−1か
ら、センスアンプ活性化信号PL.PL.PI1,.P
Rを作る回路である。CBR判定信号C1が゜L゛とな
ると” AX l −1 e Al{ i−1共Hl/
ベルどTK Q、ワート紛が2本選択されるとともに、
PL . PL . PR,PRが全て出力され、セン
スアンプが2G個活性化される。このようにしてCBR
時に−ICリフレッシ3サイクルの動作が行なわれる。
ル切りかえアドレス信号Axi−1 s Axi−1か
ら、センスアンプ活性化信号PL.PL.PI1,.P
Rを作る回路である。CBR判定信号C1が゜L゛とな
ると” AX l −1 e Al{ i−1共Hl/
ベルどTK Q、ワート紛が2本選択されるとともに、
PL . PL . PR,PRが全て出力され、セン
スアンプが2G個活性化される。このようにしてCBR
時に−ICリフレッシ3サイクルの動作が行なわれる。
図水してはいが、こσ)ような従来方式に切りかえる方
式は、多ビット同時テストモード時やバーンインモード
時σ)様に、同時に多ビットをアクセスしたい時や、ワ
ード線選択回数を増やし、フート線に対するバーンイン
ストレスデューティを向上させる時に選択的に用いても
良い。
式は、多ビット同時テストモード時やバーンインモード
時σ)様に、同時に多ビットをアクセスしたい時や、ワ
ード線選択回数を増やし、フート線に対するバーンイン
ストレスデューティを向上させる時に選択的に用いても
良い。
第15図1alは、単相駆動タイプσ}ピーク電流増加
防止回路図、第15図1blは、2相駆動タイプのビー
ク11流増加防止回路図である。センスアンプ駆動用パ
ワースイッチな2つσ)信号でオンさせるようにしてお
き、リフレッシュ方式の切りかわりに対応して上記2つ
の信号間のタイミングを変化させる。第15区1alで
はCRがLに取ると、PIL.PILとP2L .P2
Lとの間にタイミング遅延が生する。第15図11)l
では、CRがLK7zると、FIL .PILとP2L
.P2Lとの間のタイミング遅延量がより大きくなる。
防止回路図、第15図1blは、2相駆動タイプのビー
ク11流増加防止回路図である。センスアンプ駆動用パ
ワースイッチな2つσ)信号でオンさせるようにしてお
き、リフレッシュ方式の切りかわりに対応して上記2つ
の信号間のタイミングを変化させる。第15区1alで
はCRがLに取ると、PIL.PILとP2L .P2
Lとの間にタイミング遅延が生する。第15図11)l
では、CRがLK7zると、FIL .PILとP2L
.P2Lとの間のタイミング遅延量がより大きくなる。
どちらの方式も、C B R I) 7 vッシェ時、
従来のりフレッシ瓢方式に切りかわる墨により、ビット
級充放電電流のビーク値が増加するJIiを防止する。
従来のりフレッシ瓢方式に切りかわる墨により、ビット
級充放電電流のビーク値が増加するJIiを防止する。
たたし、この方式ではビットa允放電時間は長くなるた
め、CBR IJフレッシュ時σ)サイクル時間が長く
はる。第16図は、不発明の他の実施例な示す図である
。
め、CBR IJフレッシュ時σ)サイクル時間が長く
はる。第16図は、不発明の他の実施例な示す図である
。
第17図は、本発明σ)一実施例を用いたDRAMσ)
チクプレイアウト図である。チップ中央部にボンディン
グPAD及び電圧コンパータ(VCLIVpr, )
,基板電圧発生回路(VBB)等が配置されている。特
に基板に少数キャリアを注入しやすいVBI1発生回路
等を中央部におき、メモリアレイから離丁ことでメモリ
セ/L/特性の劣化W防いでいる。
チクプレイアウト図である。チップ中央部にボンディン
グPAD及び電圧コンパータ(VCLIVpr, )
,基板電圧発生回路(VBB)等が配置されている。特
に基板に少数キャリアを注入しやすいVBI1発生回路
等を中央部におき、メモリアレイから離丁ことでメモリ
セ/L/特性の劣化W防いでいる。
jg18図1alは、不実施例のリフレッシュサイクル
数を2σとした場合の図、さらに第18図1blは本実
施例のりフレッシェサイクル数ナ4−5とした場合の図
である。ロクアドレスがカラムアドレスより多くなって
いるー 〔発明の効果〕 本発明によれば、メモリ効率な低下させずに、低消費電
力の大容量DRAMができるので、ユーザにとって使い
やすいDRAMを供給することができる。従来の丁σリ
フレクシェサイクル方式に比べ本発明で(E リフレッ
シュサイクル方式を採用丁ろと、ビット練尤放’mtJ
L流(チップの全消賀電流の5〜7割に相当)v2分の
1に低減できる。
数を2σとした場合の図、さらに第18図1blは本実
施例のりフレッシェサイクル数ナ4−5とした場合の図
である。ロクアドレスがカラムアドレスより多くなって
いるー 〔発明の効果〕 本発明によれば、メモリ効率な低下させずに、低消費電
力の大容量DRAMができるので、ユーザにとって使い
やすいDRAMを供給することができる。従来の丁σリ
フレクシェサイクル方式に比べ本発明で(E リフレッ
シュサイクル方式を採用丁ろと、ビット練尤放’mtJ
L流(チップの全消賀電流の5〜7割に相当)v2分の
1に低減できる。
集1区は、nビットσ)容量に対し、リフレツシェサイ
ク/L/数をF、同時に活性化されるセンスアンプ数を
5とした不発明におげる一実施例図、第2図は、nビッ
トの容量に対し、リフレツシェサイクル歓1k” (E
,同時に活性化されるセンスアンプ数を2苦とした従
来方式を示す図、第3図は、本発明を用いたτnフード
×4ビット構造のDRAMの一実施例図、 第4図は、従来方式のτnフード×4ビート構造のDR
AMを示す図、 WIS図は、本発明を用いたニブルモードの構成を示す
図、 第6図は、従米方式σ)ニブルモードの構或を示す図、 第7図IJIIは、従来方式と本発明σ〕実施例とのn
ワード×1ビット構成のアドレス方式を比較した凶、 第7図11)Iは、従米方式と不発明σ)実施例とのτ
nフード×4ビット構成のアドレス方式を比較した図、 第8図1alは、不発明の一実施例の16MビットDR
AMバッケージ外形及びピン配置を示す図、第8図(b
lは、本発明の一実施例σ)4MビットDRAMパッケ
ージ外形及びピン配置ケ示丁図、第9図1alは、本発
明0一実施例で採用しているスタックドキャパシタST
CV用いたメモリセル構造を示丁図、 第9図lb)は、不発明の一実施例で採用しているハイ
スイー名プレートキャパシタHSPCを用いたメモリセ
ル構造を示丁図、 第10図1alは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組合せた図、第10区tb)
は、チップ内電圧VCL力極ンスアンブを通じてビット
線を充電する方法を示す図、第11図は、電圧コンバー
タを用いない従来方式のDRAMの因、 第12図1a1 . 11)lは、Ai−. アドレ
ス)?I/Oピンから取込むFリフレツシー×4構成D
RAMを示す図と、タイムチャート図、 第13図神{は、不発明σ)他の冥施例を示丁図、tJ
113図tb+は、カラムアドレス信号CASビフ為サ
イクルに変える回路図、 $1 41Vは、第13図(blに示すリフレッシュサ
イクル切換えアドレス信号Axi−1+ A)(i −
1 から、センスアンプ活性化信号を作る回路図、第
15図+alは、単相駆動タイプσ)ピーク電流増加防
止回路の図、 第15図iblは2相駆動タイプσ)ピーク電流増加第
17図は不発明σ)一冥施例を用いたDRAMのチップ
レイアウト図、 第18図ta+は不実施例のりフレフシュサイクル数を
2部とした場合σ)図、 第18図tb+は、 不実施例のりフレッシェサイク AI数な4σとした場合の囚である。 第 図 第 図 第 ! 図 つクアト゛ルス 第 図 クウアドレス 第 図 第 図 第 図 (CL) 1.5B MSB アト′しズC−)許: AO A7 − − − A:−t At−2 7Ai−f3
q・yト.・ しズ ; A(I J?A/
A’AZ ・/?At’・11Al”21?AiJ
F@鴫。7}=L2WA’71ヲム’T}”Lズ:
cAo CAt cA2 ・”・’!””;ア
ト′゛レ2ひ〉2: つうアト゛しヌ : 刀ラムア}−Lス; ?7図(b) L3 sSBAlj
A/ A2 ・1lj・J〜・2Aj・/ビョ■=ヨ
5て7玉!=三==票■二奪ぞ2』 41歌のア
ト・′レズらjくCAOCAノ(:A2・CAJ・aC
At・2クJ7−iF}=1−ズ r 刀ラムアドシ2 : Ao gAtzA2 −− −za−iR^t−
xFkr $ffiBt4一アト゛しマsgCAO
Qへ/CA2・C/〜i・ノ [二二二=コ; 2’,.V7i’ ノ7レy〉ユア}・゛シス 「一一] ・ ,−,I 二7でルアドレス 図(&) 第 図(b) 図(必) (上於8モ4l幻ノ 図(ぬ) 竿 図 ロウアト′゛レズ 第 図(6,−) ノ・2 ・・v’:κ・f 第 図cb> 第 図 (a−) I/σl ロウア}・レηでクi−l) Dふl
ズば第 図 第 l5 図(tz) 第 16図 第 18図 (a−) 第 図(ト冫 クラア}”L−2
ク/L/数をF、同時に活性化されるセンスアンプ数を
5とした不発明におげる一実施例図、第2図は、nビッ
トの容量に対し、リフレツシェサイクル歓1k” (E
,同時に活性化されるセンスアンプ数を2苦とした従
来方式を示す図、第3図は、本発明を用いたτnフード
×4ビット構造のDRAMの一実施例図、 第4図は、従来方式のτnフード×4ビート構造のDR
AMを示す図、 WIS図は、本発明を用いたニブルモードの構成を示す
図、 第6図は、従米方式σ)ニブルモードの構或を示す図、 第7図IJIIは、従来方式と本発明σ〕実施例とのn
ワード×1ビット構成のアドレス方式を比較した凶、 第7図11)Iは、従米方式と不発明σ)実施例とのτ
nフード×4ビット構成のアドレス方式を比較した図、 第8図1alは、不発明の一実施例の16MビットDR
AMバッケージ外形及びピン配置を示す図、第8図(b
lは、本発明の一実施例σ)4MビットDRAMパッケ
ージ外形及びピン配置ケ示丁図、第9図1alは、本発
明0一実施例で採用しているスタックドキャパシタST
CV用いたメモリセル構造を示丁図、 第9図lb)は、不発明の一実施例で採用しているハイ
スイー名プレートキャパシタHSPCを用いたメモリセ
ル構造を示丁図、 第10図1alは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組合せた図、第10区tb)
は、チップ内電圧VCL力極ンスアンブを通じてビット
線を充電する方法を示す図、第11図は、電圧コンバー
タを用いない従来方式のDRAMの因、 第12図1a1 . 11)lは、Ai−. アドレ
ス)?I/Oピンから取込むFリフレツシー×4構成D
RAMを示す図と、タイムチャート図、 第13図神{は、不発明σ)他の冥施例を示丁図、tJ
113図tb+は、カラムアドレス信号CASビフ為サ
イクルに変える回路図、 $1 41Vは、第13図(blに示すリフレッシュサ
イクル切換えアドレス信号Axi−1+ A)(i −
1 から、センスアンプ活性化信号を作る回路図、第
15図+alは、単相駆動タイプσ)ピーク電流増加防
止回路の図、 第15図iblは2相駆動タイプσ)ピーク電流増加第
17図は不発明σ)一冥施例を用いたDRAMのチップ
レイアウト図、 第18図ta+は不実施例のりフレフシュサイクル数を
2部とした場合σ)図、 第18図tb+は、 不実施例のりフレッシェサイク AI数な4σとした場合の囚である。 第 図 第 図 第 ! 図 つクアト゛ルス 第 図 クウアドレス 第 図 第 図 第 図 (CL) 1.5B MSB アト′しズC−)許: AO A7 − − − A:−t At−2 7Ai−f3
q・yト.・ しズ ; A(I J?A/
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F@鴫。7}=L2WA’71ヲム’T}”Lズ:
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ト・′レズらjくCAOCAノ(:A2・CAJ・aC
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Qへ/CA2・C/〜i・ノ [二二二=コ; 2’,.V7i’ ノ7レy〉ユア}・゛シス 「一一] ・ ,−,I 二7でルアドレス 図(&) 第 図(b) 図(必) (上於8モ4l幻ノ 図(ぬ) 竿 図 ロウアト′゛レズ 第 図(6,−) ノ・2 ・・v’:κ・f 第 図cb> 第 図 (a−) I/σl ロウア}・レηでクi−l) Dふl
ズば第 図 第 l5 図(tz) 第 16図 第 18図 (a−) 第 図(ト冫 クラア}”L−2
Claims (1)
- 【特許請求の範囲】 1、nビット(nはおおよそ16M以上)の基板を蓄積
容量の電極として使わないタイプの立体構造メモリセル
より構成されるDRAMにおいて、全てのメモリセルを
リフレッシュするために必要なリフレッシュ動作の回数
(以下リフレッシュサイクルと記す)√n以上とした事
を特徴とする半導体装置。 2、1回のリフレッシュ動作において、メモリセルのリ
フレッシュのために活性化されるセンスアンプの数を√
n以下とした事を特徴とする特許請求の範囲第1項記載
の半導体装置。 3、nビットのDRAMをn/Nワード×Nビット(N
=1、2、4、8、……)構成とする時、カラムアドレ
スのみを縮退させて作る事を特徴とする特許請求の範囲
第1項ないし第2項記載の半導体装置。 4、ニプルモード、バイトモード時にチップ内部で生成
されるアドレスがカラムアドレスのみからなる事を特徴
とする特許請求の範囲第1項ないし第2項記載の半導体
装置。 5、ロウアドレス数とカラムアドレス数が異なる場合、
アドレスマルチプレクスにより供給できないどちらか多
い方のアドレスをアドレスピン以外の信号ピンより時分
割に入力する事を特徴とする特許請求の範囲第1項ない
し第3項記載の半導体装置。 6、特定の動作モード時にリフレッシュサイクル数を√
n以下または活性化するセンスアンプ数を√n以上とす
る事を特徴とする特許請求の範囲第1項ないし第2項記
載の半導体装置。 7、特定の動作モード時にセンスアンプ活性化タイミン
グを変える事を特徴とする特許請求の範囲第1項ないし
第2項及び第6項記載の半導体装置。 8、内部電源降圧回路と組み合わせる事を特徴とする特
許請求の範囲第1項ないし第2項記載の半導体装置。 9、LOC(リードオンチップ)構造のパッケージと組
み合わせる事を特徴とする特許請求の範囲第1項ないし
第2項記載の半導体装置。
Priority Applications (16)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279239A JPH03102695A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
KR1019890015454A KR0141495B1 (ko) | 1988-11-01 | 1989-10-26 | 반도체 기억장치 및 그 결함구제방법 |
US08/159,621 US5602771A (en) | 1988-11-01 | 1993-12-01 | Semiconductor memory device and defect remedying method thereof |
KR1019940027362A KR0143876B1 (ko) | 1988-11-01 | 1994-10-26 | 반도체기억 장치 및 그 결함구제방법 |
US08/455,411 US5579256A (en) | 1988-11-01 | 1995-05-31 | Semiconductor memory device and defect remedying method thereof |
US08/618,381 US5854508A (en) | 1988-11-01 | 1996-03-19 | Semiconductor memory device having zigzag bonding pad arrangement |
US09/153,462 US6049500A (en) | 1988-11-01 | 1998-09-15 | Semiconductor memory device and defect remedying method thereof |
US09/361,203 US6160744A (en) | 1988-11-01 | 1999-07-27 | Semiconductor memory device and defect remedying method thereof |
US09/714,268 US6335884B1 (en) | 1988-11-01 | 2000-11-17 | Semiconductor memory device and defect remedying method thereof |
US10/000,032 US6515913B2 (en) | 1988-11-01 | 2001-12-04 | Semiconductor memory device and defect remedying method thereof |
US10/254,980 US6657901B2 (en) | 1988-11-01 | 2002-09-26 | Semiconductor device formed in a rectangle region on a semiconductor substrate including a voltage generating circuit |
US10/683,260 US6898130B2 (en) | 1988-11-01 | 2003-10-14 | Semiconductor memory device and defect remedying method thereof |
US11/101,504 US7016236B2 (en) | 1988-11-01 | 2005-04-08 | Semiconductor memory device and defect remedying method thereof |
US11/330,220 US7203101B2 (en) | 1988-11-01 | 2006-01-12 | Semiconductor memory device and defect remedying method thereof |
US11/714,867 US7345929B2 (en) | 1988-11-01 | 2007-03-07 | Semiconductor memory device and defect remedying method thereof |
US12/007,336 US7499340B2 (en) | 1988-11-01 | 2008-01-09 | Semiconductor memory device and defect remedying method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63279239A JPH03102695A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
Related Child Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9327539A Division JPH10134568A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
JP9327540A Division JP2982773B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
JP10200046A Division JP3020238B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置の設計方法、及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03102695A true JPH03102695A (ja) | 1991-04-30 |
Family
ID=17608381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63279239A Pending JPH03102695A (ja) | 1988-11-01 | 1988-11-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03102695A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5248441A (en) * | 1975-05-28 | 1977-04-18 | Hitachi Ltd | Memory system |
JPS58137191A (ja) * | 1982-02-08 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1988
- 1988-11-07 JP JP63279239A patent/JPH03102695A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5248441A (en) * | 1975-05-28 | 1977-04-18 | Hitachi Ltd | Memory system |
JPS58137191A (ja) * | 1982-02-08 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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