JPH03102695A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03102695A JPH03102695A JP63279239A JP27923988A JPH03102695A JP H03102695 A JPH03102695 A JP H03102695A JP 63279239 A JP63279239 A JP 63279239A JP 27923988 A JP27923988 A JP 27923988A JP H03102695 A JPH03102695 A JP H03102695A
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- semiconductor device
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- memory cells
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＲＡＭのりフレクシ瓢方式に係り、特に１６
ＭＤＲＡＭ以上の大容量ＤＲＡＭに好適耽リフレッシュ
方式に関する。
ＭＤＲＡＭ以上の大容量ＤＲＡＭに好適耽リフレッシュ
方式に関する。
従来σ）ＤＲＡＭはｎビットの容量に対し、リフレ．１
グシ為サイクルか了Ｆ５リフレッシュのために活性化さ
れるセンスアンプ数は２σで槽成されていた。
れるセンスアンプ数は２σで槽成されていた。
ＤＲＡＭリフレッシェに関しては、例えば特開昭６２−
１５４２９１がある。
１５４２９１がある。
ＤＲＡＭの消費電力のうち、メモリセルのリフレクシェ
のために活性化されるセンスアンプを通してのビット線
充放電電流が占める割合が大きい。
のために活性化されるセンスアンプを通してのビット線
充放電電流が占める割合が大きい。
この電流はＤＲＡＭが大容量化されればされるほど大き
くなり、全消費電流に占める割合も大きくはる。消貴電
力σ）増大はチップの発熱量聖大きくし、チップ温度を
上昇させる。チップ温度の上昇はメモリセル拡散層σ）
ジャンクシ冨ン温度聖上昇させ、ジャンクシ百ンリーク
量を増やし、メモリセルの情報保持特性ケ劣化させる。
くなり、全消費電流に占める割合も大きくはる。消貴電
力σ）増大はチップの発熱量聖大きくし、チップ温度を
上昇させる。チップ温度の上昇はメモリセル拡散層σ）
ジャンクシ冨ン温度聖上昇させ、ジャンクシ百ンリーク
量を増やし、メモリセルの情報保持特性ケ劣化させる。
従来のＤＲＡＭではｎビットの容量に対し、りフレッシ
ェサイクル数をＴＫ、同時に活性化するセンスアンプｌ
１２戸としている。アドレスマルチプレクスによりロウ
，カラム両アドレスを入力する方式では特定のメモリセ
ルをアクセスするために活性化し耽くてはならないセン
スアンプ数はＪで良く、２ＪＦｒのセンスアンプを活性
化させる事で消貴電流の増大を引きおこす問題がある。
ェサイクル数をＴＫ、同時に活性化するセンスアンプｌ
１２戸としている。アドレスマルチプレクスによりロウ
，カラム両アドレスを入力する方式では特定のメモリセ
ルをアクセスするために活性化し耽くてはならないセン
スアンプ数はＪで良く、２ＪＦｒのセンスアンプを活性
化させる事で消貴電流の増大を引きおこす問題がある。
不発明の目的は、この電流を低減することにある。
上記目的は同時に活性化するセンスアンプ数をＧ以下と
する（具体的にはＪＦｒ ＃ ２ ７２’ ｅτｋ．−
Ｈ／ｒｒ・・）ことにより違或される。これは見方な変
えればリフレッシェサイクル数を５以上とする（具体的
にはＪｉ’ｉ ， ２ｉ ， ４Ｇ ， ８ＪＥ・・）
ことである。
する（具体的にはＪＦｒ ＃ ２ ７２’ ｅτｋ．−
Ｈ／ｒｒ・・）ことにより違或される。これは見方な変
えればリフレッシェサイクル数を５以上とする（具体的
にはＪｉ’ｉ ， ２ｉ ， ４Ｇ ， ８ＪＥ・・）
ことである。
しかしこσ）ようにリフレッシェサイクル数を多くする
墨は、一定時間（リフレッシェインターバＡ／）内に全
てのメモリセルケリフレクシュするためには、リフレッ
シ為動作の回数聖増や丁番になり、ＤＲＡＭσ）メモリ
効率を低下させる。メモリ効率な低下させないためには
、リフレッシュインターバルを長くてる必要があり、メ
モリセル０情報保持特性な回上させなくてはならない。
墨は、一定時間（リフレッシェインターバＡ／）内に全
てのメモリセルケリフレクシュするためには、リフレッ
シ為動作の回数聖増や丁番になり、ＤＲＡＭσ）メモリ
効率を低下させる。メモリ効率な低下させないためには
、リフレッシュインターバルを長くてる必要があり、メ
モリセル０情報保持特性な回上させなくてはならない。
メモリセルの情報電荷は基板と拡散層σ）ジャンクシ言
ンリークにより減少していくので、ジャンクシ冒ンの面
積を少なくできる，基板な情ｅａｉｔ荷蓄積容量の電極
に使わないタイプの立体構造メモリセルを用いる事によ
り、情報保持特性を向上させる事ができ、上記リフレッ
シェサイクル数を増や丁ことにより低消費電力化が達成
される。
ンリークにより減少していくので、ジャンクシ冒ンの面
積を少なくできる，基板な情ｅａｉｔ荷蓄積容量の電極
に使わないタイプの立体構造メモリセルを用いる事によ
り、情報保持特性を向上させる事ができ、上記リフレッ
シェサイクル数を増や丁ことにより低消費電力化が達成
される。
リフレツシエサイクル数１ｋｇ以上とする事により同時
に活性化するセンスアンプ数をσ以下にできる。これに
より、リフレッシェ動作時にセンスアンプな通して流れ
るビット庫允放電１！流ケ低減することができる。
に活性化するセンスアンプ数をσ以下にできる。これに
より、リフレッシェ動作時にセンスアンプな通して流れ
るビット庫允放電１！流ケ低減することができる。
以下、本発明σ）一実施例を図な用いて説明丁る。
第２囚に、ｎビットの容量に対し、リフレッシネサイク
ル数をＴＥ，ＩＷ１時に活性化されるセンスアンプ数２
３とした従来方式を示丁。ロウアドレスによりフード線
が２不選択され、それに接続される２ｉ個のメモリセル
がリフレッシュされる。
ル数をＴＥ，ＩＷ１時に活性化されるセンスアンプ数２
３とした従来方式を示丁。ロウアドレスによりフード線
が２不選択され、それに接続される２ｉ個のメモリセル
がリフレッシュされる。
２不σ）７−｝”Ｍのうち１本はメモリセルの７クセス
には用いられず、リフレッシュのためだけに選択される
。
には用いられず、リフレッシュのためだけに選択される
。
第１図に、ｎビットの容量に対し、リフレッシリサイク
ル数をａ，同時に活性化されるセンスアンプ数鯛１とし
た本発明の一実施例を示す。ロウアドレスによりワード
線が１本選択され、それに接続されるＣ個σ）メモリセ
ルがリフレッシュされる。
ル数をａ，同時に活性化されるセンスアンプ数鯛１とし
た本発明の一実施例を示す。ロウアドレスによりワード
線が１本選択され、それに接続されるＣ個σ）メモリセ
ルがリフレッシュされる。
第４図は従来万式σ）一〇フード×４ビット樟放σ）Ｄ
ＲＡＭな示丁。ロウアドレス，カラムアドレス共上ずつ
に分け２本選択されるワード線の各々から２ビットを選
択し、４ビットＳａとしている。
ＲＡＭな示丁。ロウアドレス，カラムアドレス共上ずつ
に分け２本選択されるワード線の各々から２ビットを選
択し、４ビットＳａとしている。
リフレッシュサイク／Ｌ／ａはＴｆである。ロク．カラ
ムアドレスが各々１不少はく耽る。
ムアドレスが各々１不少はく耽る。
ｌ
第３図は、不発明を用いたτｎフードｘ４ビット構戒σ
）ＤＲＡＭの一実施例である。カラムアドレスな１に分
け、１本のフード紐から４ビットを遺択し、４ビットＳ
ａとしている。リフレツシ瓢サイクＡＩ数は５である。
）ＤＲＡＭの一実施例である。カラムアドレスな１に分
け、１本のフード紐から４ビットを遺択し、４ビットＳ
ａとしている。リフレツシ瓢サイクＡＩ数は５である。
カラムアドレスのみ２本少なくなる。
第６図は従来方式の二ブルモードの構或を示す。
４ビットＩｌｌ成の場合と同様に２本のフードから各々
２ビットずつ選択して、ＣＡＳのトグルにより順次１ビ
ットずつアクセスする。この場合、内部で順次選択され
るアドレス（ニブルアドレス）はロウ．カラム各々１本
ずつと耽る。リフレッシュサイクル数はｚＦである。
２ビットずつ選択して、ＣＡＳのトグルにより順次１ビ
ットずつアクセスする。この場合、内部で順次選択され
るアドレス（ニブルアドレス）はロウ．カラム各々１本
ずつと耽る。リフレッシュサイクル数はｚＦである。
第５図は本発明な用いたニブルモードの＊ｇを示す。４
ビット構成σ）場合と同様に１不のフード紐から４ビッ
ト選択して、ＣＡＳのトグルによりＩｌｌ次１ビットず
つアクセスする。この場合、ニブルアドレスはカラムア
ドレス２本とはる。リフレッシュサイクル数はσである
。
ビット構成σ）場合と同様に１不のフード紐から４ビッ
ト選択して、ＣＡＳのトグルによりＩｌｌ次１ビットず
つアクセスする。この場合、ニブルアドレスはカラムア
ドレス２本とはる。リフレッシュサイクル数はσである
。
第７図１ａｌは従来方式と不発明の実施例とのれフード
〆１ビット構成σ）アドレス方式ケ比較した図である。
〆１ビット構成σ）アドレス方式ケ比較した図である。
従来方式ではリフレッシュアドレス（全てのメモリセル
をリフレッシュするために必要耽ロウアドレス）はｉ本
のロウアドレスのうち、最上位アドレスを除いたｉ−１
本である。また、ニブルアドレスはロウ．カラム各々σ
）アドレスの最上位アドレスである。不発明の実施例で
は、リフレッシェアドレスがロウアドレス全てのｉ本、
ニブルアドレスはカラムアドレスの上位から２本となっ
ている。
をリフレッシュするために必要耽ロウアドレス）はｉ本
のロウアドレスのうち、最上位アドレスを除いたｉ−１
本である。また、ニブルアドレスはロウ．カラム各々σ
）アドレスの最上位アドレスである。不発明の実施例で
は、リフレッシェアドレスがロウアドレス全てのｉ本、
ニブルアドレスはカラムアドレスの上位から２本となっ
ている。
第７図ｔｂｌは従来方式と本発明の実施例とσ）工ｎワ
ードｘ４ピット構成σ）アドレス方式を比較した図の場
合である。従来方式では、ｎフード〆１ビット構成に比
べてロウ，カラム各アドレス共最上位の１本ずつが無く
なっており、リフレッシ具アドレスは１ビット構或と同
じくｉ−１本である。
ードｘ４ピット構成σ）アドレス方式を比較した図の場
合である。従来方式では、ｎフード〆１ビット構成に比
べてロウ，カラム各アドレス共最上位の１本ずつが無く
なっており、リフレッシ具アドレスは１ビット構或と同
じくｉ−１本である。
一万、本発明の実施例では、１ビット構成に比ベカラム
アドレスが２本少ｒｘ ＜ ｒｘっでおり、リフレッシ
島アドレスは１ビット構成と同じくｉ本である。アドレ
スマルチプレクスとならないアドレスピンが２不でき、
×１構或に対してアドレスピン数は減らない。
アドレスが２本少ｒｘ ＜ ｒｘっでおり、リフレッシ
島アドレスは１ビット構成と同じくｉ本である。アドレ
スマルチプレクスとならないアドレスピンが２不でき、
×１構或に対してアドレスピン数は減らない。
第８囚１ｍｌは不発明の一実施例の１６Ｍビッ｝ＤＲＡ
Ｍパッケージ外形及びピン配置の例である。
Ｍパッケージ外形及びピン配置の例である。
さらに、第８図（Ｄ）は本発明の一実施例の４Ｍビット
ＤＲＡＭパッケージ外形及びピン配置の例である。ｎ＝
１６Ｍビットの場合を示す。パッケージ外形はスモール
アクトラインジェイベントパッケージＳＯＪとジグザグ
インラインパッケージＺｉｐ，１６Ｍワード×１ビット
構成と４Ｍワード×４ビッ｝！ｆｆについて示してある
。従来方式に対して、４ビット構成においてＡｌｌピン
か存在丁る事が異なっている。また、ＡＩ Ｏ ，Ａｌ
ｌピンはアドレスマルチプレクス入力ピンではクナる
。
ＤＲＡＭパッケージ外形及びピン配置の例である。ｎ＝
１６Ｍビットの場合を示す。パッケージ外形はスモール
アクトラインジェイベントパッケージＳＯＪとジグザグ
インラインパッケージＺｉｐ，１６Ｍワード×１ビット
構成と４Ｍワード×４ビッ｝！ｆｆについて示してある
。従来方式に対して、４ビット構成においてＡｌｌピン
か存在丁る事が異なっている。また、ＡＩ Ｏ ，Ａｌ
ｌピンはアドレスマルチプレクス入力ピンではクナる
。
第９図１ａ＋は本発明の一実施例で採用しているスタッ
クドキャパシタＳＴＣを用いたメモリセル構造を示丁。
クドキャパシタＳＴＣを用いたメモリセル構造を示丁。
さらにｊｇ９図１ｂｌは不発明σ）一実施例で採用して
いるハイスイースプレートキャパシタＨＳＰＣを用いた
メモリセル構造を示す。ＳＴＣセル、ＨＳＰＣセル共に
基板を蓄積容量の電極として用いないタイプの立体構造
メモリセルである。このため、情報電荷な蓄積するノー
ドにつく拡散層の面積が少Ｔｊ＜、基板との間σ）ジャ
ンクシゴンリークによる情報保持特性の劣化が少ｒｌい
メモリセルとなっている。このメモリセルの採用により
、メモリ効率を落とすことなく、リフレクシ具サイクル
数を増やすことが可能に取っている。
いるハイスイースプレートキャパシタＨＳＰＣを用いた
メモリセル構造を示す。ＳＴＣセル、ＨＳＰＣセル共に
基板を蓄積容量の電極として用いないタイプの立体構造
メモリセルである。このため、情報電荷な蓄積するノー
ドにつく拡散層の面積が少Ｔｊ＜、基板との間σ）ジャ
ンクシゴンリークによる情報保持特性の劣化が少ｒｌい
メモリセルとなっている。このメモリセルの採用により
、メモリ効率を落とすことなく、リフレクシ具サイクル
数を増やすことが可能に取っている。
さらに、１６Ｍ以上の大容量ＤＲＡＭでは、本発明によ
り低消費電力化丁ることでチップの発熱量な少なくし、
メモリセルの情報保持特性を改害することもできる。
り低消費電力化丁ることでチップの発熱量な少なくし、
メモリセルの情報保持特性を改害することもできる。
なお、小１１ｆｉ積で立体構造のメモリセルは、拡散層
領域が小さい。これによりジャンクシコンリークによる
情報保持特性が向上する。ここでＦリフレッシュサイク
ルを組合せることにより低消費電力化を図ることができ
る。さらに低発熱量により、情報保持特性が改善される
。
領域が小さい。これによりジャンクシコンリークによる
情報保持特性が向上する。ここでＦリフレッシュサイク
ルを組合せることにより低消費電力化を図ることができ
る。さらに低発熱量により、情報保持特性が改善される
。
また、１６Ｍビット以上の大容量ＤＲＡＭは、ビット線
充放電による消費電力が大きい。従って、高い発熱量に
より、情報保持特性が劣化する。ここで、仔リフレッシ
ェサイクル化が必須とはる。
充放電による消費電力が大きい。従って、高い発熱量に
より、情報保持特性が劣化する。ここで、仔リフレッシ
ェサイクル化が必須とはる。
従って、σリフレッシェサイクル化を行うことにより、
低消費電力化を図ることができ、低発熱量により、情報
保持特性が改善される。
低消費電力化を図ることができ、低発熱量により、情報
保持特性が改善される。
Ｂｉｏ図１ａｌは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組み合わせた例である。第１
０図１ｂ）はチップ内電圧ｖｃｎがセンスアンプ聖通じ
てビット線を充電する方法を示す図である。電圧コンバ
ータはこσ）充電電流を供給するために允分低インピー
ダンスで耽くては７ｊらはいがそのためには大きな面積
を必要とし、チップ市積が増加する。不発明を用いれば
ビット線允電電流を低減することができるため、電圧コ
ンバータの面積を小さくすることができ、チクプ面積な
減ら丁ことかできる。
チップ内電圧コンバータを組み合わせた例である。第１
０図１ｂ）はチップ内電圧ｖｃｎがセンスアンプ聖通じ
てビット線を充電する方法を示す図である。電圧コンバ
ータはこσ）充電電流を供給するために允分低インピー
ダンスで耽くては７ｊらはいがそのためには大きな面積
を必要とし、チップ市積が増加する。不発明を用いれば
ビット線允電電流を低減することができるため、電圧コ
ンバータの面積を小さくすることができ、チクプ面積な
減ら丁ことかできる。
弟１１色は、電圧コンバータを用いない従来方のＤＲＡ
Ｍの例である。
Ｍの例である。
第１２図ｔａｓ ｒ ｌ＆）ｌは、Ａｉ−１アドレ，’
．”？ Ｉ ／Ｏピンから取込むＳリフレッシＳＸ４構
１１４！！ＤＲＡＭなホす図とタイムチャート図である
。本発明におｌ いてτｎフードｘ４ビット構成の場合、従来方式に比べ
アドレスピンが１本多く必要となる（第７図参照）。こ
の１本多いアドレスｖＩ／０ピンから他σ）ロウアドレ
スと同じタイミングで取り込んでいる。Ｉ／Ｏピンには
その後時分割でデータ入力を行なうかデータ出力を取り
出す事で動作上全く問題はない。これにより本発明によ
り従来方式に比べアドレスピンが増加するのを防ぐこと
ができる。
．”？ Ｉ ／Ｏピンから取込むＳリフレッシＳＸ４構
１１４！！ＤＲＡＭなホす図とタイムチャート図である
。本発明におｌ いてτｎフードｘ４ビット構成の場合、従来方式に比べ
アドレスピンが１本多く必要となる（第７図参照）。こ
の１本多いアドレスｖＩ／０ピンから他σ）ロウアドレ
スと同じタイミングで取り込んでいる。Ｉ／Ｏピンには
その後時分割でデータ入力を行なうかデータ出力を取り
出す事で動作上全く問題はない。これにより本発明によ
り従来方式に比べアドレスピンが増加するのを防ぐこと
ができる。
第１３図１ａｌは本発明の他の実施例を示す，レイアウ
ト図である。さらに第１３図ｔｂ＋は、カラムアドレス
信号ＣＡＳビフォアロウアドレス信号ＲＡＳ時のみＣリ
フレッシュサイクルに変える回路図である。Ｃｘ１ビフ
ォア［０ （ Ｃ Ｂ Ｒ ）リフレッ？ シェ時は従来と同じｚＷリフレッシ具サイクルで動作さ
せ、その他は本発明の■リフレッシュサイタルで動作す
る。通常動作の中にリフレッシュ動作が入る割合はおよ
そ１００回に１回程度ＴＩので、Ｃ Ｂ Ｒ ＩＪフレ
ッシュ時のみ消費１＆ｔｉか従来万式並に増加丁るが、
全体で平均すると低消費電力化が達威でき、さらに、リ
フレッシェ動作’＆ＣＢＲリフレッシュで行なえば、リ
フレッシュサイクル数は従来と同じで済む。
ト図である。さらに第１３図ｔｂ＋は、カラムアドレス
信号ＣＡＳビフォアロウアドレス信号ＲＡＳ時のみＣリ
フレッシュサイクルに変える回路図である。Ｃｘ１ビフ
ォア［０ （ Ｃ Ｂ Ｒ ）リフレッ？ シェ時は従来と同じｚＷリフレッシ具サイクルで動作さ
せ、その他は本発明の■リフレッシュサイタルで動作す
る。通常動作の中にリフレッシュ動作が入る割合はおよ
そ１００回に１回程度ＴＩので、Ｃ Ｂ Ｒ ＩＪフレ
ッシュ時のみ消費１＆ｔｉか従来万式並に増加丁るが、
全体で平均すると低消費電力化が達威でき、さらに、リ
フレッシェ動作’＆ＣＢＲリフレッシュで行なえば、リ
フレッシュサイクル数は従来と同じで済む。
第１３図１ｂｌにおいて、ＣＲはＣＢＲリフレッシュ時
ＩＬ１になる信号であり、これによりσリフレッシュ、
Ｈ＆リフレッシェを切りかえる。
ＩＬ１になる信号であり、これによりσリフレッシュ、
Ｈ＆リフレッシェを切りかえる。
第１４図は、第１３図（ｂ）に示すリフレッシュサイク
ル切りかえアドレス信号Ａｘｉ−１ ｓ Ａｘｉ−１か
ら、センスアンプ活性化信号ＰＬ．ＰＬ．ＰＩ１，．Ｐ
Ｒを作る回路である。ＣＢＲ判定信号Ｃ１が゜Ｌ゛とな
ると” ＡＸ ｌ −１ ｅ Ａｌ｛ ｉ−１共Ｈｌ／
ベルどＴＫ Ｑ、ワート紛が２本選択されるとともに、
ＰＬ ． ＰＬ ． ＰＲ，ＰＲが全て出力され、セン
スアンプが２Ｇ個活性化される。このようにしてＣＢＲ
時に−ＩＣリフレッシ３サイクルの動作が行なわれる。
ル切りかえアドレス信号Ａｘｉ−１ ｓ Ａｘｉ−１か
ら、センスアンプ活性化信号ＰＬ．ＰＬ．ＰＩ１，．Ｐ
Ｒを作る回路である。ＣＢＲ判定信号Ｃ１が゜Ｌ゛とな
ると” ＡＸ ｌ −１ ｅ Ａｌ｛ ｉ−１共Ｈｌ／
ベルどＴＫ Ｑ、ワート紛が２本選択されるとともに、
ＰＬ ． ＰＬ ． ＰＲ，ＰＲが全て出力され、セン
スアンプが２Ｇ個活性化される。このようにしてＣＢＲ
時に−ＩＣリフレッシ３サイクルの動作が行なわれる。
図水してはいが、こσ）ような従来方式に切りかえる方
式は、多ビット同時テストモード時やバーンインモード
時σ）様に、同時に多ビットをアクセスしたい時や、ワ
ード線選択回数を増やし、フート線に対するバーンイン
ストレスデューティを向上させる時に選択的に用いても
良い。
式は、多ビット同時テストモード時やバーンインモード
時σ）様に、同時に多ビットをアクセスしたい時や、ワ
ード線選択回数を増やし、フート線に対するバーンイン
ストレスデューティを向上させる時に選択的に用いても
良い。
第１５図１ａｌは、単相駆動タイプσ｝ピーク電流増加
防止回路図、第１５図１ｂｌは、２相駆動タイプのビー
ク１１流増加防止回路図である。センスアンプ駆動用パ
ワースイッチな２つσ）信号でオンさせるようにしてお
き、リフレッシュ方式の切りかわりに対応して上記２つ
の信号間のタイミングを変化させる。第１５区１ａｌで
はＣＲがＬに取ると、ＰＩＬ．ＰＩＬとＰ２Ｌ ．Ｐ２
Ｌとの間にタイミング遅延が生する。第１５図１１）ｌ
では、ＣＲがＬＫ７ｚると、ＦＩＬ ．ＰＩＬとＰ２Ｌ
．Ｐ２Ｌとの間のタイミング遅延量がより大きくなる。
防止回路図、第１５図１ｂｌは、２相駆動タイプのビー
ク１１流増加防止回路図である。センスアンプ駆動用パ
ワースイッチな２つσ）信号でオンさせるようにしてお
き、リフレッシュ方式の切りかわりに対応して上記２つ
の信号間のタイミングを変化させる。第１５区１ａｌで
はＣＲがＬに取ると、ＰＩＬ．ＰＩＬとＰ２Ｌ ．Ｐ２
Ｌとの間にタイミング遅延が生する。第１５図１１）ｌ
では、ＣＲがＬＫ７ｚると、ＦＩＬ ．ＰＩＬとＰ２Ｌ
．Ｐ２Ｌとの間のタイミング遅延量がより大きくなる。
どちらの方式も、Ｃ Ｂ Ｒ Ｉ） ７ ｖッシェ時、
従来のりフレッシ瓢方式に切りかわる墨により、ビット
級充放電電流のビーク値が増加するＪＩｉを防止する。
従来のりフレッシ瓢方式に切りかわる墨により、ビット
級充放電電流のビーク値が増加するＪＩｉを防止する。
たたし、この方式ではビットａ允放電時間は長くなるた
め、ＣＢＲ ＩＪフレッシュ時σ）サイクル時間が長く
はる。第１６図は、不発明の他の実施例な示す図である
。
め、ＣＢＲ ＩＪフレッシュ時σ）サイクル時間が長く
はる。第１６図は、不発明の他の実施例な示す図である
。
第１７図は、本発明σ）一実施例を用いたＤＲＡＭσ）
チクプレイアウト図である。チップ中央部にボンディン
グＰＡＤ及び電圧コンパータ（ＶＣＬＩＶｐｒ， ）
，基板電圧発生回路（ＶＢＢ）等が配置されている。特
に基板に少数キャリアを注入しやすいＶＢＩ１発生回路
等を中央部におき、メモリアレイから離丁ことでメモリ
セ／Ｌ／特性の劣化Ｗ防いでいる。
チクプレイアウト図である。チップ中央部にボンディン
グＰＡＤ及び電圧コンパータ（ＶＣＬＩＶｐｒ， ）
，基板電圧発生回路（ＶＢＢ）等が配置されている。特
に基板に少数キャリアを注入しやすいＶＢＩ１発生回路
等を中央部におき、メモリアレイから離丁ことでメモリ
セ／Ｌ／特性の劣化Ｗ防いでいる。
ｊｇ１８図１ａｌは、不実施例のリフレッシュサイクル
数を２σとした場合の図、さらに第１８図１ｂｌは本実
施例のりフレッシェサイクル数ナ４−５とした場合の図
である。ロクアドレスがカラムアドレスより多くなって
いるー 〔発明の効果〕 本発明によれば、メモリ効率な低下させずに、低消費電
力の大容量ＤＲＡＭができるので、ユーザにとって使い
やすいＤＲＡＭを供給することができる。従来の丁σリ
フレクシェサイクル方式に比べ本発明で（Ｅ リフレッ
シュサイクル方式を採用丁ろと、ビット練尤放’ｍｔＪ
Ｌ流（チップの全消賀電流の５〜７割に相当）ｖ２分の
１に低減できる。
数を２σとした場合の図、さらに第１８図１ｂｌは本実
施例のりフレッシェサイクル数ナ４−５とした場合の図
である。ロクアドレスがカラムアドレスより多くなって
いるー 〔発明の効果〕 本発明によれば、メモリ効率な低下させずに、低消費電
力の大容量ＤＲＡＭができるので、ユーザにとって使い
やすいＤＲＡＭを供給することができる。従来の丁σリ
フレクシェサイクル方式に比べ本発明で（Ｅ リフレッ
シュサイクル方式を採用丁ろと、ビット練尤放’ｍｔＪ
Ｌ流（チップの全消賀電流の５〜７割に相当）ｖ２分の
１に低減できる。
集１区は、ｎビットσ）容量に対し、リフレツシェサイ
ク／Ｌ／数をＦ、同時に活性化されるセンスアンプ数を
５とした不発明におげる一実施例図、第２図は、ｎビッ
トの容量に対し、リフレツシェサイクル歓１ｋ” （Ｅ
，同時に活性化されるセンスアンプ数を２苦とした従
来方式を示す図、第３図は、本発明を用いたτｎフード
×４ビット構造のＤＲＡＭの一実施例図、 第４図は、従来方式のτｎフード×４ビート構造のＤＲ
ＡＭを示す図、 ＷＩＳ図は、本発明を用いたニブルモードの構成を示す
図、 第６図は、従米方式σ）ニブルモードの構或を示す図、 第７図ＩＪＩＩは、従来方式と本発明σ〕実施例とのｎ
ワード×１ビット構成のアドレス方式を比較した凶、 第７図１１）Ｉは、従米方式と不発明σ）実施例とのτ
ｎフード×４ビット構成のアドレス方式を比較した図、 第８図１ａｌは、不発明の一実施例の１６ＭビットＤＲ
ＡＭバッケージ外形及びピン配置を示す図、第８図（ｂ
ｌは、本発明の一実施例σ）４ＭビットＤＲＡＭパッケ
ージ外形及びピン配置ケ示丁図、第９図１ａｌは、本発
明０一実施例で採用しているスタックドキャパシタＳＴ
ＣＶ用いたメモリセル構造を示丁図、 第９図ｌｂ）は、不発明の一実施例で採用しているハイ
スイー名プレートキャパシタＨＳＰＣを用いたメモリセ
ル構造を示丁図、 第１０図１ａｌは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組合せた図、第１０区ｔｂ）
は、チップ内電圧ＶＣＬ力極ンスアンブを通じてビット
線を充電する方法を示す図、第１１図は、電圧コンバー
タを用いない従来方式のＤＲＡＭの因、 第１２図１ａ１ ． １１）ｌは、Ａｉ−． アドレ
ス）？Ｉ／Ｏピンから取込むＦリフレツシー×４構成Ｄ
ＲＡＭを示す図と、タイムチャート図、 第１３図神｛は、不発明σ）他の冥施例を示丁図、ｔＪ
１１３図ｔｂ＋は、カラムアドレス信号ＣＡＳビフ為サ
イクルに変える回路図、 ＄１ ４１Ｖは、第１３図（ｂｌに示すリフレッシュサ
イクル切換えアドレス信号Ａｘｉ−１＋ Ａ）（ｉ −
１ から、センスアンプ活性化信号を作る回路図、第
１５図＋ａｌは、単相駆動タイプσ）ピーク電流増加防
止回路の図、 第１５図ｉｂｌは２相駆動タイプσ）ピーク電流増加第
１７図は不発明σ）一冥施例を用いたＤＲＡＭのチップ
レイアウト図、 第１８図ｔａ＋は不実施例のりフレフシュサイクル数を
２部とした場合σ）図、 第１８図ｔｂ＋は、 不実施例のりフレッシェサイク ＡＩ数な４σとした場合の囚である。 第 図 第 図 第 ！ 図 つクアト゛ルス 第 図 クウアドレス 第 図 第 図 第 図 （ＣＬ） １．５Ｂ ＭＳＢ アト′しズＣ−）許： ＡＯ Ａ７ − − − Ａ：−ｔ Ａｔ−２ ７Ａｉ−ｆ３
ｑ・ｙト．・ しズ ； Ａ（Ｉ Ｊ？Ａ／
Ａ’ＡＺ ・／？Ａｔ’・１１Ａｌ”２１？ＡｉＪ
Ｆ＠鴫。７｝＝Ｌ２ＷＡ’７１ヲム’Ｔ｝”Ｌズ：
ｃＡｏ ＣＡｔ ｃＡ２ ・”・’！””；ア
ト′゛レ２ひ〉２： つうアト゛しヌ ： 刀ラムア｝−Ｌス； ？７図（ｂ） Ｌ３ ｓＳＢＡｌｊ
Ａ／ Ａ２ ・１ｌｊ・Ｊ〜・２Ａｊ・／ビョ■＝ヨ
５て７玉！＝三＝＝票■二奪ぞ２』 ４１歌のア
ト・′レズらｊくＣＡＯＣＡノ（：Ａ２・ＣＡＪ・ａＣ
Ａｔ・２クＪ７−ｉＦ｝＝１−ズ ｒ 刀ラムアドシ２ ： Ａｏ ｇＡｔｚＡ２ −− −ｚａ−ｉＲ＾ｔ−
ｘＦｋｒ ＄ｆｆｉＢｔ４一アト゛しマｓｇＣＡＯ
Ｑへ／ＣＡ２・Ｃ／〜ｉ・ノ ［二二二＝コ； ２’，．Ｖ７ｉ’ ノ７レｙ〉ユア｝・゛シス 「一一］ ・ ，−，Ｉ 二７でルアドレス 図（＆） 第 図（ｂ） 図（必） （上於８モ４ｌ幻ノ 図（ぬ） 竿 図 ロウアト′゛レズ 第 図（６，−） ノ・２ ・・ｖ’：κ・ｆ 第 図ｃｂ＞ 第 図 （ａ−） Ｉ／σｌ ロウア｝・レηでクｉ−ｌ） Ｄふｌ
ズば第 図 第 ｌ５ 図（ｔｚ） 第 １６図 第 １８図 （ａ−） 第 図（ト冫 クラア｝”Ｌ−２
ク／Ｌ／数をＦ、同時に活性化されるセンスアンプ数を
５とした不発明におげる一実施例図、第２図は、ｎビッ
トの容量に対し、リフレツシェサイクル歓１ｋ” （Ｅ
，同時に活性化されるセンスアンプ数を２苦とした従
来方式を示す図、第３図は、本発明を用いたτｎフード
×４ビット構造のＤＲＡＭの一実施例図、 第４図は、従来方式のτｎフード×４ビート構造のＤＲ
ＡＭを示す図、 ＷＩＳ図は、本発明を用いたニブルモードの構成を示す
図、 第６図は、従米方式σ）ニブルモードの構或を示す図、 第７図ＩＪＩＩは、従来方式と本発明σ〕実施例とのｎ
ワード×１ビット構成のアドレス方式を比較した凶、 第７図１１）Ｉは、従米方式と不発明σ）実施例とのτ
ｎフード×４ビット構成のアドレス方式を比較した図、 第８図１ａｌは、不発明の一実施例の１６ＭビットＤＲ
ＡＭバッケージ外形及びピン配置を示す図、第８図（ｂ
ｌは、本発明の一実施例σ）４ＭビットＤＲＡＭパッケ
ージ外形及びピン配置ケ示丁図、第９図１ａｌは、本発
明０一実施例で採用しているスタックドキャパシタＳＴ
ＣＶ用いたメモリセル構造を示丁図、 第９図ｌｂ）は、不発明の一実施例で採用しているハイ
スイー名プレートキャパシタＨＳＰＣを用いたメモリセ
ル構造を示丁図、 第１０図１ａｌは、不発明を用いたりフレッシェ方式と
チップ内電圧コンバータを組合せた図、第１０区ｔｂ）
は、チップ内電圧ＶＣＬ力極ンスアンブを通じてビット
線を充電する方法を示す図、第１１図は、電圧コンバー
タを用いない従来方式のＤＲＡＭの因、 第１２図１ａ１ ． １１）ｌは、Ａｉ−． アドレ
ス）？Ｉ／Ｏピンから取込むＦリフレツシー×４構成Ｄ
ＲＡＭを示す図と、タイムチャート図、 第１３図神｛は、不発明σ）他の冥施例を示丁図、ｔＪ
１１３図ｔｂ＋は、カラムアドレス信号ＣＡＳビフ為サ
イクルに変える回路図、 ＄１ ４１Ｖは、第１３図（ｂｌに示すリフレッシュサ
イクル切換えアドレス信号Ａｘｉ−１＋ Ａ）（ｉ −
１ から、センスアンプ活性化信号を作る回路図、第
１５図＋ａｌは、単相駆動タイプσ）ピーク電流増加防
止回路の図、 第１５図ｉｂｌは２相駆動タイプσ）ピーク電流増加第
１７図は不発明σ）一冥施例を用いたＤＲＡＭのチップ
レイアウト図、 第１８図ｔａ＋は不実施例のりフレフシュサイクル数を
２部とした場合σ）図、 第１８図ｔｂ＋は、 不実施例のりフレッシェサイク ＡＩ数な４σとした場合の囚である。 第 図 第 図 第 ！ 図 つクアト゛ルス 第 図 クウアドレス 第 図 第 図 第 図 （ＣＬ） １．５Ｂ ＭＳＢ アト′しズＣ−）許： ＡＯ Ａ７ − − − Ａ：−ｔ Ａｔ−２ ７Ａｉ−ｆ３
ｑ・ｙト．・ しズ ； Ａ（Ｉ Ｊ？Ａ／
Ａ’ＡＺ ・／？Ａｔ’・１１Ａｌ”２１？ＡｉＪ
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ｃＡｏ ＣＡｔ ｃＡ２ ・”・’！””；ア
ト′゛レ２ひ〉２： つうアト゛しヌ ： 刀ラムア｝−Ｌス； ？７図（ｂ） Ｌ３ ｓＳＢＡｌｊ
Ａ／ Ａ２ ・１ｌｊ・Ｊ〜・２Ａｊ・／ビョ■＝ヨ
５て７玉！＝三＝＝票■二奪ぞ２』 ４１歌のア
ト・′レズらｊくＣＡＯＣＡノ（：Ａ２・ＣＡＪ・ａＣ
Ａｔ・２クＪ７−ｉＦ｝＝１−ズ ｒ 刀ラムアドシ２ ： Ａｏ ｇＡｔｚＡ２ −− −ｚａ−ｉＲ＾ｔ−
ｘＦｋｒ ＄ｆｆｉＢｔ４一アト゛しマｓｇＣＡＯ
Ｑへ／ＣＡ２・Ｃ／〜ｉ・ノ ［二二二＝コ； ２’，．Ｖ７ｉ’ ノ７レｙ〉ユア｝・゛シス 「一一］ ・ ，−，Ｉ 二７でルアドレス 図（＆） 第 図（ｂ） 図（必） （上於８モ４ｌ幻ノ 図（ぬ） 竿 図 ロウアト′゛レズ 第 図（６，−） ノ・２ ・・ｖ’：κ・ｆ 第 図ｃｂ＞ 第 図 （ａ−） Ｉ／σｌ ロウア｝・レηでクｉ−ｌ） Ｄふｌ
ズば第 図 第 ｌ５ 図（ｔｚ） 第 １６図 第 １８図 （ａ−） 第 図（ト冫 クラア｝”Ｌ−２
Claims (1)
- 【特許請求の範囲】 １、ｎビット（ｎはおおよそ１６Ｍ以上）の基板を蓄積
容量の電極として使わないタイプの立体構造メモリセル
より構成されるＤＲＡＭにおいて、全てのメモリセルを
リフレッシュするために必要なリフレッシュ動作の回数
（以下リフレッシュサイクルと記す）√ｎ以上とした事
を特徴とする半導体装置。 ２、１回のリフレッシュ動作において、メモリセルのリ
フレッシュのために活性化されるセンスアンプの数を√
ｎ以下とした事を特徴とする特許請求の範囲第１項記載
の半導体装置。 ３、ｎビットのＤＲＡＭをｎ／Ｎワード×Ｎビット（Ｎ
＝１、２、４、８、……）構成とする時、カラムアドレ
スのみを縮退させて作る事を特徴とする特許請求の範囲
第１項ないし第２項記載の半導体装置。 ４、ニプルモード、バイトモード時にチップ内部で生成
されるアドレスがカラムアドレスのみからなる事を特徴
とする特許請求の範囲第１項ないし第２項記載の半導体
装置。 ５、ロウアドレス数とカラムアドレス数が異なる場合、
アドレスマルチプレクスにより供給できないどちらか多
い方のアドレスをアドレスピン以外の信号ピンより時分
割に入力する事を特徴とする特許請求の範囲第１項ない
し第３項記載の半導体装置。 ６、特定の動作モード時にリフレッシュサイクル数を√
ｎ以下または活性化するセンスアンプ数を√ｎ以上とす
る事を特徴とする特許請求の範囲第１項ないし第２項記
載の半導体装置。 ７、特定の動作モード時にセンスアンプ活性化タイミン
グを変える事を特徴とする特許請求の範囲第１項ないし
第２項及び第６項記載の半導体装置。 ８、内部電源降圧回路と組み合わせる事を特徴とする特
許請求の範囲第１項ないし第２項記載の半導体装置。 ９、ＬＯＣ（リードオンチップ）構造のパッケージと組
み合わせる事を特徴とする特許請求の範囲第１項ないし
第２項記載の半導体装置。
Priority Applications (16)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279239A JPH03102695A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
| KR1019890015454A KR0141495B1 (ko) | 1988-11-01 | 1989-10-26 | 반도체 기억장치 및 그 결함구제방법 |
| US08/159,621 US5602771A (en) | 1988-11-01 | 1993-12-01 | Semiconductor memory device and defect remedying method thereof |
| KR1019940027362A KR0143876B1 (ko) | 1988-11-01 | 1994-10-26 | 반도체기억 장치 및 그 결함구제방법 |
| US08/455,411 US5579256A (en) | 1988-11-01 | 1995-05-31 | Semiconductor memory device and defect remedying method thereof |
| US08/618,381 US5854508A (en) | 1988-11-01 | 1996-03-19 | Semiconductor memory device having zigzag bonding pad arrangement |
| US09/153,462 US6049500A (en) | 1988-11-01 | 1998-09-15 | Semiconductor memory device and defect remedying method thereof |
| US09/361,203 US6160744A (en) | 1988-11-01 | 1999-07-27 | Semiconductor memory device and defect remedying method thereof |
| US09/714,268 US6335884B1 (en) | 1988-11-01 | 2000-11-17 | Semiconductor memory device and defect remedying method thereof |
| US10/000,032 US6515913B2 (en) | 1988-11-01 | 2001-12-04 | Semiconductor memory device and defect remedying method thereof |
| US10/254,980 US6657901B2 (en) | 1988-11-01 | 2002-09-26 | Semiconductor device formed in a rectangle region on a semiconductor substrate including a voltage generating circuit |
| US10/683,260 US6898130B2 (en) | 1988-11-01 | 2003-10-14 | Semiconductor memory device and defect remedying method thereof |
| US11/101,504 US7016236B2 (en) | 1988-11-01 | 2005-04-08 | Semiconductor memory device and defect remedying method thereof |
| US11/330,220 US7203101B2 (en) | 1988-11-01 | 2006-01-12 | Semiconductor memory device and defect remedying method thereof |
| US11/714,867 US7345929B2 (en) | 1988-11-01 | 2007-03-07 | Semiconductor memory device and defect remedying method thereof |
| US12/007,336 US7499340B2 (en) | 1988-11-01 | 2008-01-09 | Semiconductor memory device and defect remedying method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279239A JPH03102695A (ja) | 1988-11-07 | 1988-11-07 | 半導体装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9327539A Division JPH10134568A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
| JP9327540A Division JP2982773B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
| JP10200046A Division JP3020238B2 (ja) | 1998-07-15 | 1998-07-15 | 半導体装置の設計方法、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102695A true JPH03102695A (ja) | 1991-04-30 |
Family
ID=17608381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279239A Pending JPH03102695A (ja) | 1988-11-01 | 1988-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102695A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248441A (en) * | 1975-05-28 | 1977-04-18 | Hitachi Ltd | Memory system |
| JPS58137191A (ja) * | 1982-02-08 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1988
- 1988-11-07 JP JP63279239A patent/JPH03102695A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5248441A (en) * | 1975-05-28 | 1977-04-18 | Hitachi Ltd | Memory system |
| JPS58137191A (ja) * | 1982-02-08 | 1983-08-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
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| JPH0792997B2 (ja) | 半導体記憶装置 | |
| JPH10134568A (ja) | 半導体装置 |