JPH10134568A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10134568A JPH10134568A JP9327539A JP32753997A JPH10134568A JP H10134568 A JPH10134568 A JP H10134568A JP 9327539 A JP9327539 A JP 9327539A JP 32753997 A JP32753997 A JP 32753997A JP H10134568 A JPH10134568 A JP H10134568A
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- refresh
- memory cells
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ロウアドレスのビット数がカラムアドレスの
ビット数より大きく、アドレスマルチプレクス方式でア
ドレスを受ける半導体装置での信号ピンの数の増加を防
ぐ。 【構成】 ロウアドレスを受ける複数の入力ピンのいず
れかを用いてカラムアドレスを受け取り、この複数の入
力ピンのうちの所定の入力ピンは、上記カラムアドレス
以外の所定信号と前記ロウアドレスを時分割で受けるた
めに用いる。 【効果】 半導体装置での信号ピンの数の増加を防ぐこ
とができる。
ビット数より大きく、アドレスマルチプレクス方式でア
ドレスを受ける半導体装置での信号ピンの数の増加を防
ぐ。 【構成】 ロウアドレスを受ける複数の入力ピンのいず
れかを用いてカラムアドレスを受け取り、この複数の入
力ピンのうちの所定の入力ピンは、上記カラムアドレス
以外の所定信号と前記ロウアドレスを時分割で受けるた
めに用いる。 【効果】 半導体装置での信号ピンの数の増加を防ぐこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭのリフレッシュ
方式に係り、特に１６ＭＤＲＡＭ以上の大容量ＤＲＡＭ
に好適なリフレッシュ方式に関する。
方式に係り、特に１６ＭＤＲＡＭ以上の大容量ＤＲＡＭ
に好適なリフレッシュ方式に関する。
【０００２】
【従来の技術】従来のＤＲＡＭはｎビットの容量に対
し、リフレッシュサイクルが（１／２）√ｎ，リフレッ
シュのために活性化されるセンスアンプ数は２√ｎで構
成されていた。
し、リフレッシュサイクルが（１／２）√ｎ，リフレッ
シュのために活性化されるセンスアンプ数は２√ｎで構
成されていた。
【０００３】ＤＲＡＭリフレッシュに関しては、例えば
特開昭６２−１５４２９１がある。
特開昭６２−１５４２９１がある。
【０００４】
【発明が解決しようとする課題】ＤＲＡＭの消費電力の
うち、メモリセルのリフレッシュのために活性化される
センスアンプを通してのビット線充放電電流が占める割
合が大きい。この電流はＤＲＡＭが大容量化されればさ
れるほど大きくなり、全消費電流に占める割合も大きく
なる。消費電力の増大はチップの発熱量を大きくし、チ
ップ温度を上昇させる。チップ温度の上昇はメモリセル
拡散層のジャンクション温度を上昇させ、ジャンクショ
ンリーク量を増やし、メモリセルの情報保持特性を劣化
させる。
うち、メモリセルのリフレッシュのために活性化される
センスアンプを通してのビット線充放電電流が占める割
合が大きい。この電流はＤＲＡＭが大容量化されればさ
れるほど大きくなり、全消費電流に占める割合も大きく
なる。消費電力の増大はチップの発熱量を大きくし、チ
ップ温度を上昇させる。チップ温度の上昇はメモリセル
拡散層のジャンクション温度を上昇させ、ジャンクショ
ンリーク量を増やし、メモリセルの情報保持特性を劣化
させる。
【０００５】従来のＤＲＡＭではｎビットの容量に対
し、リフレッシュサイクル数を（１／２）√ｎ、同時に
活性化するセンスアンプ数を２√ｎとしている。アドレ
スマルチプレクスによりロウ，カラム両アドレスを入力
する方式では特定のメモリセルをアクセスするために活
性化しなくてはならないセンスアンプ数は√ｎで良く、
２√ｎのセンスアンプを活性化させる事で消費電流の増
大を引きおこす問題がある。本発明の目的は、この電流
を低減することにある。
し、リフレッシュサイクル数を（１／２）√ｎ、同時に
活性化するセンスアンプ数を２√ｎとしている。アドレ
スマルチプレクスによりロウ，カラム両アドレスを入力
する方式では特定のメモリセルをアクセスするために活
性化しなくてはならないセンスアンプ数は√ｎで良く、
２√ｎのセンスアンプを活性化させる事で消費電流の増
大を引きおこす問題がある。本発明の目的は、この電流
を低減することにある。
【０００６】
【課題を解決するための手段】上記目的は同時に活性化
するセンスアンプ数を√ｎ以下とする（具体的には√
ｎ，(１／２)√ｎ，(１／４)√ｎ，(１／８)√ｎ……）
ことにより達成される。これは見方を変えればリフレッ
シュサイクル数を√ｎ以上とする（具体的には√ｎ、２
√ｎ、４√ｎ、８√ｎ……）ことである。
するセンスアンプ数を√ｎ以下とする（具体的には√
ｎ，(１／２)√ｎ，(１／４)√ｎ，(１／８)√ｎ……）
ことにより達成される。これは見方を変えればリフレッ
シュサイクル数を√ｎ以上とする（具体的には√ｎ、２
√ｎ、４√ｎ、８√ｎ……）ことである。
【０００７】しかしこのようにリフレッシュサイクル数
を多くする事は、一定時間（リフレッシュインターバ
ル）内に全てのメモリセルをリフレッシュするために
は、リフレッシュ動作の回数を増やす事になり、ＤＲＡ
Ｍのメモリ効率を低下させる。メモリ効率を低下させな
いためには、リフレッシュインターバルを長くする必要
があり、メモリセルの情報保持特性を向上させなくては
ならない。メモリセルの情報電荷は基板と拡散層のジャ
ンクションリークにより減少していくので、ジャンクシ
ョンの面積を少なくできる基板を情報電荷蓄積容量の電
極に使わないタイプの立体構造メモリセルを用いる事に
より、情報保持特性を向上させる事ができ、上記リフレ
ッシュサイクル数を増やすことにより低消費電力化が達
成される。
を多くする事は、一定時間（リフレッシュインターバ
ル）内に全てのメモリセルをリフレッシュするために
は、リフレッシュ動作の回数を増やす事になり、ＤＲＡ
Ｍのメモリ効率を低下させる。メモリ効率を低下させな
いためには、リフレッシュインターバルを長くする必要
があり、メモリセルの情報保持特性を向上させなくては
ならない。メモリセルの情報電荷は基板と拡散層のジャ
ンクションリークにより減少していくので、ジャンクシ
ョンの面積を少なくできる基板を情報電荷蓄積容量の電
極に使わないタイプの立体構造メモリセルを用いる事に
より、情報保持特性を向上させる事ができ、上記リフレ
ッシュサイクル数を増やすことにより低消費電力化が達
成される。
【０００８】
【作用】リフレッシュサイクル数を√ｎ以上とする事に
より同時に活性化するセンスアンプ数を√ｎ以下にでき
る。これにより、リフレッシュ動作時にセンスアンプを
通して流れるビット線充放電電流を低減することができ
る。
より同時に活性化するセンスアンプ数を√ｎ以下にでき
る。これにより、リフレッシュ動作時にセンスアンプを
通して流れるビット線充放電電流を低減することができ
る。
【０００９】
【実施例】以下、本発明の一実施例を図を用いて説明す
る。
る。
【００１０】図２に、ｎビットの容量に対し、リフレッ
シュサイクル数を（１／２）√ｎ、同時に活性化される
センスアンプ数２√ｎとした従来方式を示す。ロウアド
レスによりワード線が２本選択され、それに接続される
２√ｎ個のメモリセルがリフレッシュされる。２本のワ
ード線のうち１本はメモリセルのアクセスには用いられ
ず、リフレッシュのためだけに選択される。
シュサイクル数を（１／２）√ｎ、同時に活性化される
センスアンプ数２√ｎとした従来方式を示す。ロウアド
レスによりワード線が２本選択され、それに接続される
２√ｎ個のメモリセルがリフレッシュされる。２本のワ
ード線のうち１本はメモリセルのアクセスには用いられ
ず、リフレッシュのためだけに選択される。
【００１１】図１に、ｎビットの容量に対し、リフレッ
シュサイクル数を√ｎ、同時に活性化されるセンスアン
プ数を√ｎとした本発明の一実施例を示す。ロウアドレ
スによりワード線が１本選択され、それに接続される√
ｎ個のメモリセルがリフレッシュされる。
シュサイクル数を√ｎ、同時に活性化されるセンスアン
プ数を√ｎとした本発明の一実施例を示す。ロウアドレ
スによりワード線が１本選択され、それに接続される√
ｎ個のメモリセルがリフレッシュされる。
【００１２】図４は従来方式の（１／４）ｎワード×４
ビット構成のＤＲＡＭを示す。ロウアドレス，カラムア
ドレス共１／２ずつに分け２本選択されるワード線の各
々から２ビットを選択し、４ビット構成としている。リ
フレッシュサイクル数は（１／２）√ｎである。ロウ，
カラムアドレスが各々１本少なくなる。
ビット構成のＤＲＡＭを示す。ロウアドレス，カラムア
ドレス共１／２ずつに分け２本選択されるワード線の各
々から２ビットを選択し、４ビット構成としている。リ
フレッシュサイクル数は（１／２）√ｎである。ロウ，
カラムアドレスが各々１本少なくなる。
【００１３】図３は、本発明を用いた（１／４）ｎワー
ド×４ビット構成のＤＲＡＭの一実施例である。カラム
アドレスを１／４に分け、１本のワード線から４ビット
を選択し、４ビット構成としている。リフレッシュサイ
クル数は√ｎである。カラムアドレスのみ２本少なくな
る。
ド×４ビット構成のＤＲＡＭの一実施例である。カラム
アドレスを１／４に分け、１本のワード線から４ビット
を選択し、４ビット構成としている。リフレッシュサイ
クル数は√ｎである。カラムアドレスのみ２本少なくな
る。
【００１４】図６は従来方式のニブルモードの構成を示
す。４ビット構成の場合と同様に２本のワードから各々
２ビットずつ選択して、／ＣＡＳのトグルにより順次１
ビットずつアクセスする。この場合、内部で順次選択さ
れるアドレス（ニブルアドレス）はロウ，カラム各々１
本ずつとなる。リフレッシュサイクル数は（１／２）√
ｎである。
す。４ビット構成の場合と同様に２本のワードから各々
２ビットずつ選択して、／ＣＡＳのトグルにより順次１
ビットずつアクセスする。この場合、内部で順次選択さ
れるアドレス（ニブルアドレス）はロウ，カラム各々１
本ずつとなる。リフレッシュサイクル数は（１／２）√
ｎである。
【００１５】図５は本発明を用いたニブルモードの構成
を示す。４ビットの構成の場合と同様に１本のワード線
から４ビット選択して、／ＣＡＳのトグルにより順次１
ビットずつアクセスする。この場合、ニブルアドレスは
カラムアドレス２本となる。リフレッシュサイクル数は
√ｎである。
を示す。４ビットの構成の場合と同様に１本のワード線
から４ビット選択して、／ＣＡＳのトグルにより順次１
ビットずつアクセスする。この場合、ニブルアドレスは
カラムアドレス２本となる。リフレッシュサイクル数は
√ｎである。
【００１６】図７（ａ）は従来方式と本発明の実施例と
のｎワード×１ビット構成のアドレス方式を比較した図
である。従来方式ではリフレッシュアドレス（全てのメ
モリセルをリフレッシュするために必要なロウアドレ
ス）はｉ本のロウアドレスのうち、最上位アドレスを除
いたｉ−１本である。また、ニブルアドレスはロウ，カ
ラム各々のアドレスの最上位アドレスである。本発明の
実施例では、リフレッシュアドレスがロウアドレス全て
のｉ本、ニブルアドレスはカラムアドレスの上位から２
本となっている。
のｎワード×１ビット構成のアドレス方式を比較した図
である。従来方式ではリフレッシュアドレス（全てのメ
モリセルをリフレッシュするために必要なロウアドレ
ス）はｉ本のロウアドレスのうち、最上位アドレスを除
いたｉ−１本である。また、ニブルアドレスはロウ，カ
ラム各々のアドレスの最上位アドレスである。本発明の
実施例では、リフレッシュアドレスがロウアドレス全て
のｉ本、ニブルアドレスはカラムアドレスの上位から２
本となっている。
【００１７】図７（ｂ）は従来方式と本発明の実施例と
の（１／４）ｎワード×４ビット構成のアドレス方式を
比較した図の場合である。従来方式では、ｎワード×１
ビット構成に比べてロウ，カラム各アドレス共最上位の
１本ずつが無くなっており、リフレッシュアドレスは１
ビット構成と同じくｉ−１本である。一方、本発明の実
施例では、１ビット構成に比べカラムアドレスが２本少
なくなっており、リフレッシュアドレスは１ビット構成
と同じくｉ本である。アドレスマルチプレクスとならな
いアドレスピンが２本でき、×１構成に対してアドレス
ピン数は減らない。
の（１／４）ｎワード×４ビット構成のアドレス方式を
比較した図の場合である。従来方式では、ｎワード×１
ビット構成に比べてロウ，カラム各アドレス共最上位の
１本ずつが無くなっており、リフレッシュアドレスは１
ビット構成と同じくｉ−１本である。一方、本発明の実
施例では、１ビット構成に比べカラムアドレスが２本少
なくなっており、リフレッシュアドレスは１ビット構成
と同じくｉ本である。アドレスマルチプレクスとならな
いアドレスピンが２本でき、×１構成に対してアドレス
ピン数は減らない。
【００１８】図８（ａ）は本発明の一実施例の１６Ｍワ
ード×１ビットＤＲＡＭパッケージ外形及びピン配置の
例である。さらに、図８（ｂ）は本発明の一実施例の４
Ｍワード×１ビットＤＲＡＭパッケージ外形及びピン配
置の例である。ｎ＝１６Ｍビットの場合を示す。パッケ
ージ外形はスモールアウトラインジェイベントパッケー
ジＳＯＪとジグザグインラインパッケージＺｉＰ，１６
Ｍワード×１ビット構成と４Ｍワード×４ビット構成に
ついて示してある。従来方式に対して、４ビット構成に
おいてＡ１１ピンが存在する事が異なっている。また、
Ａ１０，Ａ１１ピンはアドレスマルチプレクス入力ピン
でなくなる。
ード×１ビットＤＲＡＭパッケージ外形及びピン配置の
例である。さらに、図８（ｂ）は本発明の一実施例の４
Ｍワード×１ビットＤＲＡＭパッケージ外形及びピン配
置の例である。ｎ＝１６Ｍビットの場合を示す。パッケ
ージ外形はスモールアウトラインジェイベントパッケー
ジＳＯＪとジグザグインラインパッケージＺｉＰ，１６
Ｍワード×１ビット構成と４Ｍワード×４ビット構成に
ついて示してある。従来方式に対して、４ビット構成に
おいてＡ１１ピンが存在する事が異なっている。また、
Ａ１０，Ａ１１ピンはアドレスマルチプレクス入力ピン
でなくなる。
【００１９】図９（ａ）は本発明の一実施例で採用して
いるスタックドキャパシタＳＴＣを用いたメモリセル構
造を示す。
いるスタックドキャパシタＳＴＣを用いたメモリセル構
造を示す。
【００２０】さらに図９（ｂ）は本発明の一実施例で採
用しているハイスイースプレートキャパシタＨＳＰＣを
用いたメモリセル構造を示す。ＳＴＣセル、ＨＳＰＣセ
ル共に基板を蓄積容量の電極として用いないタイプの立
体構造メモリセルである。このため、情報電荷を蓄積す
るノードにつく拡散層の面積が少なく、基板との間のジ
ャンクションリークによる情報保持特性の劣化が少ない
メモリセルとなっている。このメモリセルの採用によ
り、メモリ効率を落とすことなく、リフレッシュサイク
ル数を増やすことが可能になっている。
用しているハイスイースプレートキャパシタＨＳＰＣを
用いたメモリセル構造を示す。ＳＴＣセル、ＨＳＰＣセ
ル共に基板を蓄積容量の電極として用いないタイプの立
体構造メモリセルである。このため、情報電荷を蓄積す
るノードにつく拡散層の面積が少なく、基板との間のジ
ャンクションリークによる情報保持特性の劣化が少ない
メモリセルとなっている。このメモリセルの採用によ
り、メモリ効率を落とすことなく、リフレッシュサイク
ル数を増やすことが可能になっている。
【００２１】さらに、１６Ｍ以上の大容量ＤＲＡＭで
は、本発明により低消費電力化することでチップの発熱
量を少なくし、メモリセルの情報保持特性を改善するこ
ともできる。
は、本発明により低消費電力化することでチップの発熱
量を少なくし、メモリセルの情報保持特性を改善するこ
ともできる。
【００２２】なお、小面積で立体構造のメモリセルは、
拡散層領域が小さい。これによりジャンクションリーク
による情報保持特性が向上する。ここで√ｎリフレッシ
ュサイクルを組合せることにより低消費電力化を図るこ
とができる。さらに低発熱量により、情報保持特性が改
善される。
拡散層領域が小さい。これによりジャンクションリーク
による情報保持特性が向上する。ここで√ｎリフレッシ
ュサイクルを組合せることにより低消費電力化を図るこ
とができる。さらに低発熱量により、情報保持特性が改
善される。
【００２３】また、１６Ｍビット以上の大容量ＤＲＡＭ
は、ビット線充放電による消費電力が大きい。従って、
高い発熱量により、情報保持特性が劣化する。ここで、
√ｎリフレッシュサイクル化が必須となる。従って、√
ｎリフレッシュサイクル化を行うことにより、低消費電
力化を図ることができ、低発熱量により、情報保持特性
が改善される。
は、ビット線充放電による消費電力が大きい。従って、
高い発熱量により、情報保持特性が劣化する。ここで、
√ｎリフレッシュサイクル化が必須となる。従って、√
ｎリフレッシュサイクル化を行うことにより、低消費電
力化を図ることができ、低発熱量により、情報保持特性
が改善される。
【００２４】図１０（ａ）は、本発明を用いたリフレッ
シュ方式とチップ内電圧コンバータを組み合わせた例で
ある。図１０（ｂ）はチップ内電圧ＶCLがセンスアンプ
を通じてビット線を充電する方法を示す図である。電圧
コンバータはこの充電電流を供給するために充分低イン
ピーダンスでなくてはならないがそのためには大きな面
積を必要とし、チップ面積が増加する。本発明を用いれ
ばビット線充電電流を低減することができるため、電圧
コンバータの面積を小さくすることができ、チップ面積
を減らすことができる。
シュ方式とチップ内電圧コンバータを組み合わせた例で
ある。図１０（ｂ）はチップ内電圧ＶCLがセンスアンプ
を通じてビット線を充電する方法を示す図である。電圧
コンバータはこの充電電流を供給するために充分低イン
ピーダンスでなくてはならないがそのためには大きな面
積を必要とし、チップ面積が増加する。本発明を用いれ
ばビット線充電電流を低減することができるため、電圧
コンバータの面積を小さくすることができ、チップ面積
を減らすことができる。
【００２５】図１１は、電圧コンバータを用いない従来
方のＤＲＡＭの例である。
方のＤＲＡＭの例である。
【００２６】図１２（ａ），（ｂ）は、Ａｉ−１アドレ
スをＩ／Ｏピンから取込む√ｎリフレッシュ×４構成Ｄ
ＲＡＭを示す図とタイムチャート図である。本発明にお
いて（１／４）ｎワード×４ビット構成の場合、従来方
式に比べアドレスピンが１本多く必要となる（図７参
照）。この１本多いアドレスをＩ／Ｏピンから他のロウ
アドレスと同じタイミングで取り込んでいる。Ｉ／Ｏピ
ンにはその後時分割でデータ入力を行なうかデータ出力
を取り出す事で動作上全く問題はない。これにより本発
明により従来方式に比べアドレスピンが増加するのを防
ぐことができる。
スをＩ／Ｏピンから取込む√ｎリフレッシュ×４構成Ｄ
ＲＡＭを示す図とタイムチャート図である。本発明にお
いて（１／４）ｎワード×４ビット構成の場合、従来方
式に比べアドレスピンが１本多く必要となる（図７参
照）。この１本多いアドレスをＩ／Ｏピンから他のロウ
アドレスと同じタイミングで取り込んでいる。Ｉ／Ｏピ
ンにはその後時分割でデータ入力を行なうかデータ出力
を取り出す事で動作上全く問題はない。これにより本発
明により従来方式に比べアドレスピンが増加するのを防
ぐことができる。
【００２７】図１３（ａ）は本発明の他の実施例を示す
レイアウト図である。さらに図１３（ｂ）は、カラムア
ドレス信号／ＣＡＳビフォアロウアドレス信号／ＲＡＳ
時のみ（１／２）√ｎリフレッシュサイクルに変える回
路図である。／ＣＡＳビフォア／ＲＡＳ（ＣＢＲ）リフ
レッシュ時は従来と同じ（１／２）√ｎリフレッシュサ
イクルで動作させ、その他は本発明の√ｎリフレッシュ
サイクルで動作する。通常動作の中にリフレッシュ動作
が入る割合はおよそ１００回に１回程度なので、ＣＢＲ
リフレッシュ時のみ消費電流が従来方式並に増加する
が、全体で平均すると低消費電力化が達成でき、さら
に、リフレッシュ動作をＣＢＲリフレッシュで行なえ
ば、リフレッシュサイクル数は従来と同じで済む。
レイアウト図である。さらに図１３（ｂ）は、カラムア
ドレス信号／ＣＡＳビフォアロウアドレス信号／ＲＡＳ
時のみ（１／２）√ｎリフレッシュサイクルに変える回
路図である。／ＣＡＳビフォア／ＲＡＳ（ＣＢＲ）リフ
レッシュ時は従来と同じ（１／２）√ｎリフレッシュサ
イクルで動作させ、その他は本発明の√ｎリフレッシュ
サイクルで動作する。通常動作の中にリフレッシュ動作
が入る割合はおよそ１００回に１回程度なので、ＣＢＲ
リフレッシュ時のみ消費電流が従来方式並に増加する
が、全体で平均すると低消費電力化が達成でき、さら
に、リフレッシュ動作をＣＢＲリフレッシュで行なえ
ば、リフレッシュサイクル数は従来と同じで済む。
【００２８】図１３（ｂ）において、／ＣＲはＣＢＲリ
フレッシュ時‘Ｌ’になる信号であり、これにより√ｎ
リフレッシュ、（１／２）√ｎリフレッシュを切りかえ
る。
フレッシュ時‘Ｌ’になる信号であり、これにより√ｎ
リフレッシュ、（１／２）√ｎリフレッシュを切りかえ
る。
【００２９】図１４は、図１３（ｂ）に示すリフレッシ
ュサイクル切りかえアドレス信号Ａxi-1，／Ａxi-1か
ら、センスアンプ活性化信号ＰＬ，／ＰＬ，ＰＲ，／Ｐ
Ｒを作る回路である。ＣＢＲ判定信号／ＣＲが‘Ｌ’と
なると、Ａxi-1，／Ａxi-1共‘Ｈ’レベルとなり、ワー
ド線が２本選択されるとともに、ＰＬ，／ＰＬ，ＰＲ，
／ＰＲが全て出力され、センスアンプが２√ｎ個活性化
される。このようにしてＣＢＲ時に（１／２）√ｎリフ
レッシュサイクルの動作が行なわれる。
ュサイクル切りかえアドレス信号Ａxi-1，／Ａxi-1か
ら、センスアンプ活性化信号ＰＬ，／ＰＬ，ＰＲ，／Ｐ
Ｒを作る回路である。ＣＢＲ判定信号／ＣＲが‘Ｌ’と
なると、Ａxi-1，／Ａxi-1共‘Ｈ’レベルとなり、ワー
ド線が２本選択されるとともに、ＰＬ，／ＰＬ，ＰＲ，
／ＰＲが全て出力され、センスアンプが２√ｎ個活性化
される。このようにしてＣＢＲ時に（１／２）√ｎリフ
レッシュサイクルの動作が行なわれる。
【００３０】図示してないが、このような従来方式に切
りかえる方式は、多ビット同時テストモード時やバーン
インモード時の様に、同時に多ビットをアクセスしたい
時や、ワード線選択回数を増やし、ワード線に対するバ
ーンインストレスデューティを向上させる時に選択的に
用いても良い。
りかえる方式は、多ビット同時テストモード時やバーン
インモード時の様に、同時に多ビットをアクセスしたい
時や、ワード線選択回数を増やし、ワード線に対するバ
ーンインストレスデューティを向上させる時に選択的に
用いても良い。
【００３１】図１５（ａ）は、単相駆動タイプのピーク
電流増加防止回路図、図１５（ｂ）は、２相駆動タイプ
のピーク電流増加防止回路図である。センスアンプ駆動
用パワースイッチを２つの信号でオンさせるようにして
おき、リフレッシュ方式の切りかわりに対応して上記２
つの信号間のタイミングを変化させる。図１５（ａ）で
は／ＣＲが‘Ｌ’になると、Ｐ１Ｌ，／Ｐ１ＬとＰ２
Ｌ，／Ｐ２Ｌとの間にタイミング遅延が生じる。図１５
（ｂ）では、／ＣＲが‘Ｌ’になると、Ｐ１Ｌ，／Ｐ１
ＬとＰ２Ｌ，／Ｐ２Ｌとの間のタイミング遅延量がより
大きくなる。どちらの方式も、ＣＢＲリフレッシュ時、
従来のリフレッシュ方式に切りかわる事により、ビット
線充放電電流のピーク値が増加する事を防止する。ただ
し、この方式ではビット線充放電時間は長くなるため、
ＣＢＲリフレッシュ時のサイクル時間が長くなる。図１
６は、本発明の他の実施例を示す図である。
電流増加防止回路図、図１５（ｂ）は、２相駆動タイプ
のピーク電流増加防止回路図である。センスアンプ駆動
用パワースイッチを２つの信号でオンさせるようにして
おき、リフレッシュ方式の切りかわりに対応して上記２
つの信号間のタイミングを変化させる。図１５（ａ）で
は／ＣＲが‘Ｌ’になると、Ｐ１Ｌ，／Ｐ１ＬとＰ２
Ｌ，／Ｐ２Ｌとの間にタイミング遅延が生じる。図１５
（ｂ）では、／ＣＲが‘Ｌ’になると、Ｐ１Ｌ，／Ｐ１
ＬとＰ２Ｌ，／Ｐ２Ｌとの間のタイミング遅延量がより
大きくなる。どちらの方式も、ＣＢＲリフレッシュ時、
従来のリフレッシュ方式に切りかわる事により、ビット
線充放電電流のピーク値が増加する事を防止する。ただ
し、この方式ではビット線充放電時間は長くなるため、
ＣＢＲリフレッシュ時のサイクル時間が長くなる。図１
６は、本発明の他の実施例を示す図である。
【００３２】図１７は、本発明の一実施例を用いたＤＲ
ＡＭのチップレイアウト図である。チップ中央部にボン
ディングＰＡＤ及び電圧コンバータ（ＶCL，ＶDL）、基
板電圧発生回路（ＶBB）等が配置されている。特に基板
に少数キャリアを注入しやすいＶBB発生回路等を中央部
におき、メモリアレイから離すことでメモリセル特性の
劣化を防いでいる。
ＡＭのチップレイアウト図である。チップ中央部にボン
ディングＰＡＤ及び電圧コンバータ（ＶCL，ＶDL）、基
板電圧発生回路（ＶBB）等が配置されている。特に基板
に少数キャリアを注入しやすいＶBB発生回路等を中央部
におき、メモリアレイから離すことでメモリセル特性の
劣化を防いでいる。
【００３３】図１８（ａ）は、本実施例のリフレッシュ
サイクル数を２√ｎとした場合の図、さらに図１８
（ｂ）は本実施例のリフレッシュサイクル数を４√ｎと
した場合の図である。ロウアドレスかカラムアドレスよ
り多くなっている。
サイクル数を２√ｎとした場合の図、さらに図１８
（ｂ）は本実施例のリフレッシュサイクル数を４√ｎと
した場合の図である。ロウアドレスかカラムアドレスよ
り多くなっている。
【００３４】本発明において開示される主な発明は以下
の通りである。
の通りである。
【００３５】（１）ｎビット（ｎはおおよそ１６Ｍ以
上）の基板を蓄積容量の電極として使わないタイプの立
体構造メモリセルより構成されるＤＲＡＭにおいて、全
てのメモリセルをリフレッシュするために必要なリフレ
ッシュ動作の回数（以下リフレッシュサイクルと記す）
を√ｎ以上とする。
上）の基板を蓄積容量の電極として使わないタイプの立
体構造メモリセルより構成されるＤＲＡＭにおいて、全
てのメモリセルをリフレッシュするために必要なリフレ
ッシュ動作の回数（以下リフレッシュサイクルと記す）
を√ｎ以上とする。
【００３６】（２）（１）において、１回のリフレッシ
ュ動作において、メモリセルのリフレッシュのために活
性化されるセンスアンプの数を√ｎ以下とする。
ュ動作において、メモリセルのリフレッシュのために活
性化されるセンスアンプの数を√ｎ以下とする。
【００３７】（３）（１）または（２）において、ｎビ
ットのＤＲＡＭを（ｎ／Ｎ）ワード×Ｎビット（Ｎ＝
１，２，４，８，……）構成とする時、カラムアドレス
のみを縮退させて作る。
ットのＤＲＡＭを（ｎ／Ｎ）ワード×Ｎビット（Ｎ＝
１，２，４，８，……）構成とする時、カラムアドレス
のみを縮退させて作る。
【００３８】（４）（１）または（２）において、ニブ
ルモード，バイトモード時にチップ内部で生成されるア
ドレスがカラムアドレスのみからなる。
ルモード，バイトモード時にチップ内部で生成されるア
ドレスがカラムアドレスのみからなる。
【００３９】（５）（１）乃至（３）において、ロウア
ドレス数とカラムアドレス数が異なる場合、アドレスマ
ルチプレクスにより供給できないどちらか多い方のアド
レスをアドレスピン以外の信号ピンより時分割に入力す
る。
ドレス数とカラムアドレス数が異なる場合、アドレスマ
ルチプレクスにより供給できないどちらか多い方のアド
レスをアドレスピン以外の信号ピンより時分割に入力す
る。
【００４０】（６）（１）または（２）において、特定
の動作モード時にリフレッシュサイクル数を√ｎ以下ま
たは活性化するセンスアンプ数を√ｎ以上とする。
の動作モード時にリフレッシュサイクル数を√ｎ以下ま
たは活性化するセンスアンプ数を√ｎ以上とする。
【００４１】（７）（１）、（２）、（６）のいずれか
において、特定の動作モード時にセンスアンプ活性化タ
イミングを変える。
において、特定の動作モード時にセンスアンプ活性化タ
イミングを変える。
【００４２】（８）（１）又は（２）において、内部電
源降圧回路を更に有する。
源降圧回路を更に有する。
【００４３】（９）（１）又は（２）において、ＬＯＣ
（リードオンチップ）構造のパッケージに搭載する。
（リードオンチップ）構造のパッケージに搭載する。
【００４４】
【発明の効果】本発明によれば、メモリ効率を低下させ
ずに、低消費電力の大容量ＤＲＡＭができるので、ユー
ザにとって使いやすいＤＲＡＭを供給することができ
る。従来の（１／２）√ｎリフレッシュサイクル方式に
比べ本発明で√ｎリフレッシュサイクル方式を採用する
と、ビット線充放電電流（チップの全消費電流の５〜７
割に相当）を２分の１に低減できる。
ずに、低消費電力の大容量ＤＲＡＭができるので、ユー
ザにとって使いやすいＤＲＡＭを供給することができ
る。従来の（１／２）√ｎリフレッシュサイクル方式に
比べ本発明で√ｎリフレッシュサイクル方式を採用する
と、ビット線充放電電流（チップの全消費電流の５〜７
割に相当）を２分の１に低減できる。
【図１】ｎビットの容量に対し、リフレッシュサイクル
数を√ｎ、同時に活性化させるセンスアンプ数を√ｎと
した本発明における一実施例図。
数を√ｎ、同時に活性化させるセンスアンプ数を√ｎと
した本発明における一実施例図。
【図２】ｎビットの容量に対し、リフレッシュサイクル
数を（１／２）√ｎ、同時に活性化されるセンスアンプ
数を２√ｎとした従来方式を示す図。
数を（１／２）√ｎ、同時に活性化されるセンスアンプ
数を２√ｎとした従来方式を示す図。
【図３】本発明を用いた（１／４）ｎワード×４ビット
構造のＤＲＡＭの一実施例図。
構造のＤＲＡＭの一実施例図。
【図４】従来方式の（１／４）ｎワード×４ビット構造
のＤＲＡＭを示す図。
のＤＲＡＭを示す図。
【図５】本発明を用いたニブルモードの構成を示す図。
【図６】従来方式のニブルモードの構成を示す図。
【図７】（ａ）は、従来方式と本発明の実施例とのｎワ
ード×１ビット構成のアドレス方式を比較した図。
（ｂ）は、従来方式と本発明の実施例との（１／４）ｎ
ワード×４ビット構成のアドレス方式を比較した図。
ード×１ビット構成のアドレス方式を比較した図。
（ｂ）は、従来方式と本発明の実施例との（１／４）ｎ
ワード×４ビット構成のアドレス方式を比較した図。
【図８】（ａ）は、本発明の一実施例の１６ＭビットＤ
ＲＡＭパッケージ外形及びピン配置を示す図。（ｂ）
は、本発明の一実施例の４ＭビットＤＲＡＭパッケージ
外形及びピン配置を示す図。
ＲＡＭパッケージ外形及びピン配置を示す図。（ｂ）
は、本発明の一実施例の４ＭビットＤＲＡＭパッケージ
外形及びピン配置を示す図。
【図９】（ａ）は、本発明の一実施例で採用しているス
タックドキャパシタＳＴＣを用いたメモリセル構造を示
す図。（ｂ）は、本発明の一実施例で採用しているハイ
スイースプレートキャパシタＨＳＰＣを用いたメモリセ
ル構造を示す図。
タックドキャパシタＳＴＣを用いたメモリセル構造を示
す図。（ｂ）は、本発明の一実施例で採用しているハイ
スイースプレートキャパシタＨＳＰＣを用いたメモリセ
ル構造を示す図。
【図１０】（ａ）は、本発明を用いたリフレッシュ方式
とチップ内電圧コンバータを組合せた図。（ｂ）は、チ
ップ内電圧ＶCLがセンスアンプを通じてビット線を充電
する方法を示す図。
とチップ内電圧コンバータを組合せた図。（ｂ）は、チ
ップ内電圧ＶCLがセンスアンプを通じてビット線を充電
する方法を示す図。
【図１１】電圧コンバータを用いない従来方式のＤＲＡ
Ｍの図。
Ｍの図。
【図１２】（ａ），（ｂ）は、Ａi-1アドレスをＩ／Ｏ
ピンから取込む√ｎリフレッシュ×４構成ＤＲＡＭを示
す図と、タイムチャート図。
ピンから取込む√ｎリフレッシュ×４構成ＤＲＡＭを示
す図と、タイムチャート図。
【図１３】（ａ）は、本発明の他の実施例を示す図。
（ｂ）は、カラムアドレス信号／ＣＡＳビフォアロウア
ドレス信号／ＲＡＳ時のみ（１／２）√ｎリフレッシュ
サイクルに変える回路図。
（ｂ）は、カラムアドレス信号／ＣＡＳビフォアロウア
ドレス信号／ＲＡＳ時のみ（１／２）√ｎリフレッシュ
サイクルに変える回路図。
【図１４】図１３（ｂ）に示すリフレッシュサイクル切
換えアドレス信号Ａxi-1，／Ａxi-1から、センスアンプ
活性化信号を作る回路図。
換えアドレス信号Ａxi-1，／Ａxi-1から、センスアンプ
活性化信号を作る回路図。
【図１５】（ａ）は、単相駆動タイプのピーク電流増加
防止回路の図。（ｂ）は２相駆動タイプのピーク電流増
加防止回路の図。
防止回路の図。（ｂ）は２相駆動タイプのピーク電流増
加防止回路の図。
【図１６】（ａ），（ｂ）は本発明の他の実施例を示す
図。
図。
【図１７】本発明の一実施例を用いたＤＲＡＭのチップ
レイアウト図。
レイアウト図。
【図１８】（ａ）は本実施例のリフレッシュサイクル数
を２√ｎとした場合の図。（ｂ）は、本実施例のリフレ
ッシュサイクル数を４√ｎとした場合の図である。
を２√ｎとした場合の図。（ｂ）は、本実施例のリフレ
ッシュサイクル数を４√ｎとした場合の図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 哲郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】複数のワード線と、複数のビット線と、複
数のメモリセルとを備え、 前記複数のワード線のいずれかを選択するためのロウア
ドレスのビット数はカラムアドレスのビット数より大き
く、 前記ロウアドレスを受ける複数の入力ピンのいずれかを
用いて前記カラムアドレスを受けるアドレスマルチプレ
クス方式を取り、 前記複数の入力ピンのうちの所定の入力ピンは、前記カ
ラムアドレス以外の所定信号と前記ロウアドレスを時分
割で受けるために用いられることを特徴とする半導体装
置。 - 【請求項２】請求項１において、 前記複数のメモリセルはダイナミック形メモリセルであ
り、 １回のメモリアクセスで活性化されるセンスアンプ数は
√ｎ以下であることを特徴とする半導体装置。 - 【請求項３】請求項１において、 前記複数のメモリセルはダイナミック形メモリセルであ
り、 １回のメモリアクセスで選択状態にされるワード線に接
続されるメモリセルの数は√ｎ以下であることを特徴と
する半導体装置。 - 【請求項４】請求項１において、 前記複数のメモリセルはダイナミック形メモリセルであ
り、 複数回のリフレッシュ動作によってｎビットの前記ダイ
ナミック形メモリセルがリフレッシュされ、 前記ｎビットをリフレッシュするためのリフレッシュサ
イクルは√ｎ以上であることを特徴とする半導体装置。 - 【請求項５】請求項１から４のいずれかにおいて、 前記所定信号は入力データ又は出力データであることを
特徴ととする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327539A JPH10134568A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327539A JPH10134568A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279239A Division JPH03102695A (ja) | 1988-11-01 | 1988-11-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134568A true JPH10134568A (ja) | 1998-05-22 |
Family
ID=18200229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9327539A Pending JPH10134568A (ja) | 1997-11-28 | 1997-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10134568A (ja) |
-
1997
- 1997-11-28 JP JP9327539A patent/JPH10134568A/ja active Pending
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