JPS61227293A

JPS61227293A - 半導体記憶装置

Info

Publication number: JPS61227293A
Application number: JP60066758A
Authority: JP
Inventors: Mitsuo Isobe; 磯部　満郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-03-30
Filing date: 1985-03-30
Publication date: 1986-10-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、リフレッシュ動作を必要とする半導体記憶装
置に係り、特に冗長用メモリセルを有したメモリの行デ
コーダ系およびリフレッシエアドレス回路に関する。

〔発明の技術的背景〕第２図は、従来の冗長用メモリセルを有したダイナミッ
クＲＡＭ　　（ランダム・アクセス・メモリ）の代表的
な構成例の一部を示しており、この例ではメモリセルア
レイのほかに冗長用メモリセルを２行分有している。即
ち、第２図において、１はアドレス信号が入力する入力
アドレスバッファ、２はリフレッシエアドレス信号を発
生するリフレッシュアドレス発生器、３はアＶレスマル
チプレクサ、４はメモリセルアレイ中のメモリセルＭＣ
Ｉ，ＭＣ２・・・に不良が発見された場合にその不良セ
ルの替りに冗長用メモリセル８ＭＣＩあるいは８ＭＣ２
を選択するように制御する冗長用制御回路である。ＬＲ
は行デコーダ線、ＲＤＩ，ＲＤＩ・・・は行デコーダ、
ＷＬＺ。

ＷＬ２・・・はメモリセルアレイのワード線、ＢＬ。

ＢＬはピット線、ＤＭＣ７，ＤＭＣ２はダミーメモリセ
ル、ＤＷＬｌ，ＤＷＬ＋はダミーワード線、８ＷＬ１，
８ＷＬ２は冗長用メモリセル選択用のツー４’線、ＳＡ
はセンスアンプ、ＳＥはセンスアンプ制御信号線、ＱＢ
，ＱＢはカラムデコーダ出力ＣＤにより制御されるピッ
ト線選択用トランジスタ、ＤＬ，ＤＬはデータ線、５は
出力回路、ＣＩ，Ｒはデコーダ線容量である。

前記メモリセルＭＣｚ，Ｍ（、２・・・、冗長用メモリ
セル８ＭＣ７，８ＭＣ２はそれぞれ１つのキャパシタＣ
８と１つのトランスファゲートＱとからなり、上記キャ
パシタＣｓに電荷を蓄積しているか否かによって情報ｊ
ｏ＃　、　１１＃　　を記憶するものである。然るに、
上記キャパシタＣ８に蓄積された電荷はリーク等によっ
て時間と共に減少する。そのため、蓄積電荷が完全に消
失しないうちに一度読み出して再び書き込むことによっ
て電荷を蓄積し直す動作、いわゆるリフレッシュ動作が
必要になる。

ここで、上記ダイナミックＲＡＭ　の動作について第３
図に示すタイミング波形を参照して簡単に説明する。ア
ドレス入力信号が変化し、チップイネーブル信号（図示
せず）が入力すると、アドレス入力信号がＲＡＭの内部
に伝達され、メモリ動作の１サイクルが始まる。先ず、
ピット線ＢＬ，ＢＬがプリチャージされ、次にアドレス
入力信号により選択されたたとえばワード線ＷＬＩ　　
とダミーワード線ＤＷＬ２がそれぞれハイレベルになり
、それらに接続されているメモリセルＭＣｚ　　および
ダミーセルＤＭＣ２の各トランスファゲートＱがオンし
、それぞれの蓄積電荷がピット線ＢＬ，ＢＬに現われて
両線間に微少な電位差が発生する。次に、センスアンプ
制御信号線ＳＥがハイレベルとなり、センスアンプ８Ａ
が活性化され、ピット線ＢＬ，ＢＬの電位糸をセンスす
ると共に増幅する。このとき、前記メモリセルＭＣ７　
　はワード線ＷＬｚ　　により選択されたままになって
いるので、上記センス動作後にピット線ＢＬの電位によ
ってメモリセルＭＣＩ　の蓄積情報は再書き込みされる
、つまシリフレッシュされる。それと同時に、ピット線
ＢＬ，ＢＬの情報はビット線選択用トランジスタＱＢ，
ＱＢがカラムデコーダ出力ＣＤによりオンになることで
データ線ＤＬ、ＤＬに伝えられる。

このデータ線ＤＬ、ＤＬに読み出された情報は出力回路
５で波形整形されるので、かなり遅れた後に出力データ
Ｄｏｕｔ　　となって出力する。これまで述べた動作は
メモリセルアレイに不良のない場合であったが、たとえ
ばメモリセ／Ｌ／　Ｍ　Ｃ２が不良の場合には、ワード
線ＷＬ２　　を選択するようなアドレス入力信号が入力
したときに冗長用制御回路４が冗長用ワード線（たとえ
ば８ＷＬ？）を選択して上記ワード線ＷＬ２　　を選択
しないように予めプログラムされているので、メモリセ
ルＭＣ２の替りに冗長用メモリセル８ＭＣＦの情報が上
述した一連の読み出し動作およびリフレッシ、動作後に
出力される。

上述したように、一度選択されたメモリセルは読み出し
動作後にはリフレッシュされるが、長時間選択されない
メモリセルは情報保持のためのりフレッシュ動作が必要
となる。たとえば２５６にビットのダイナミックＲＡＭ
では必らず全てのメモリセルを４ｍｓ毎に１回リフレッ
シュしなければならないという制約が伴なう。このよう
に定期的にリフレッシュ動作が必要なメモリでは、その
リフレッシュ期間には通常の書き込み・読み出し動作は
できない。何故なら、たとえばあるメモリセルＭＣＺを
リフレッシユしているとき、このメモリセルＭＣＩの動
作に使用されているビット線ＢＬ、ＢＬに接続されてい
る他のメモリセルに対してはデータの読み出し・書き込
みができないからである。したがって、このようなダイ
ナミックＲＡＭ　を用いたシステムにあっては、ＲＡＭ
がリフレッシユを行なっている期間にＲＡＭ　とのデー
タの授受を行なおうとしてもＲＡＭは使え々いのでリフ
レッシュが終了するまで待たなければならず、等価的に
ＲＡＭのアクセス時間が長くなシ、システムの高速化を
図る上で支障をきたす。また、常にリフレッシユのタイ
ミングを意識してシステムを設計しなければならないと
いう負担を使用者に与えることＫなり、使用し難いとい
う欠点がある。一方、ダイナミックＲＡＭ　は、リフレ
ッシュ動作の必要のないスタティックＲＡＭ　Ｋ比べて
１つのメモリセルの面積が通常約−で済むので高密度化
し易く、安価に実現できるという利点がある。そこで、
上記のリフレッシュ動作を伴なうけれども使用者がリフ
レッシエ動作を意識しないでスタティックＲＡＭ　　と
見做して使用できるようだ、通常動作とリフレッシュ動
作とを時分割で行なうようにした擬似的なスタティック
ＲＡＭ　が提案されている。ここで、第２図のＲＡＭ　
を擬似スタティックＲＡＭ　化した場合の動作の概要を
第４図に示すタイミング波形を参照して説明する。この
動作が、前述した第３図に示した動作と異なる点は、選
択されたワード線とダミーワード線（たとえばＷＬ７　
とＤＷ２との組）およびセンスアンプ制御信号線８Ｂが
パルス的に駆動されることであり、メモリセルＭＣＩ　
　のデータがセンスアンプＳＡによりセンスされて出力
回路５から出力されるまでの期間内にビット線ＢＬ、Ｂ
Ｌが一度元の状態にプリチャージされ、少し遅れて前記
選択ワード線ＷＬ１　とは異なるワード線とダミーワー
ド線（たとえばＷＬｘとＤＷＬ２との組）がパルス的に
駆動されてワード線ＷＬ２　　に接続されているメモリ
セルＭＣＪ　のデータが読み出され、前記センスアンプ
８ａが再びセンスアンプ制御信号線８Ｂによりパルス的
に駆動され、ビット線間電位差をセンス増幅することに
よりメモリセルＭＣ２へ再書き込み、つまりリフレッシ
ュが行なわれる。このリフレッシュが行なわれるメモリ
セルＭＣ２のデータは出力する必要がないので、出力回
路５は前記メモリセルＭＣｒ　　のデータを出力してい
る。なお、冗長甲メモリセルに対するアクセスは、前述
した第２図のダイナミックＲＡＭ　の動作説明と同じよ
うに、不良セルに接続されているワード線の替りに冗長
用メモリセル選択用のワード線を選択するように冗長用
制御回路４を予めプログラムしておけばよい。

このようにして、通常のアクセス動作と時間的と並列に
別のメモリセルのりフレッシュ動作が完了する。なお、
第４図はリフレッシュ動作を通常のアクセス動作の後で
行なっている例を示したが、これとけ逆にリフレッシュ
動作を通常のアクセス動作の前に行なうようにしてもよ
い。

また、上記動作例では１つのサイクル内で異なるワード
線を２つ選択することによりリフレッシュを行なったが
、必らず′しもリフレッｖ：Ｌを各サイクル毎に行なわ
彦くてもよく、リフレッシュが必要となる場合のみリフ
レッシュ動作を行なうようにしてもよく、またりフレッ
シュしようとしたときＲＡＭがアクセスされていないと
きは単にリフレッシュだけを行なえばよい。

このようにして全メモリセルなリフレッシュすると、冗
長用メモリセルを使用しているときには冗長用制御回路
４により不良セルの替りに冗長用メモリセルが選択され
るので、冗長用メモリセルを含めてリフレッシュされる
。

上述したような第４図に示すタイミングによる動作を第
２図に示した構成で実現するためには、アドレスマルチ
プレクサ３および冗長用制御回路４を通る出力により冗
長用ワード線８ＷＬ１．８ＷＬ２および行デコーダ線Ｌ
Ｒをパルス的に駆動し、かつ１つのサイクル内で入力ア
ドレスバッファｌの出力とりフレツシ二アドレス発生器
２の出力を時間的にずらしてアドレスマルチプレクサ３
が出力できるようにし、この出力に合わせてセンスアン
プ制御信号線８Ｅを二度パルス的に駆動することで実現
できる。このように構成した場合には、通常の°アクセ
ス時もリフレッシュ時もワード線はアドレスマルチプレ
クサ３および冗長用制御回路４を通じて選択されるので
、行デコーダＤＲＩ　、　ＤＲ２・・・は１通り（１系
統）必要とするだけで済む。

しかし、上記した構成においては、１つのサイクル内で
時分割により入力アドレス信号とりフレッシエアドレス
信号とで行デコーダ線ＬＲを２回駆動する必要がある。

しかし、一般に行デコーダ線ＬＲは多くの行デコーダＲ
ＤＩ、ＲＤ２・・・に接続されており、その容ｔ　ＣＬ
Ｒは大き、なものとなる。この容ｆｔｃＬＨの大きな行
デコーダ線ＬＲを１サイクル内でパルス的に２回駆動す
るのに要する時間はかなυ大きなものとなり、回路の高
速化を図る上で難点がある。

そこで、第４図に示したようなタイミングによる動作を
高速化して実現するために、第５図に示すように冗長用
制御回路および行デコーダ系からなるワード線選択部を
通常のアクセス用とリフレッシュ用との２通り（２系統
）設けることが考えられる。即ち、第５図の構成が前述
した第２図のダイナミックＲＡＭ　に比べて大きく異な
るのは、（１）通常のアクセス時にワード線ＷＬｚ・・
・を駆動するための行デコーダＲＤＺ・・・とリフレフ
Ｕ３時にワード線ＷＬｚ・・・を駆動するための行デコ
ーダＲＤｚ’・・・の２通シの行デコーダを有している
点、（２）上記（１）項に伴なってアドレスマルチプレ
クサ（第２図３）が不要になり、通常のアクセス用の冗
長用制御回路４および行デコーダ線ＬＲのほかにリフレ
ッシュ用の冗長用制御回路４′および行デコーダ線ＬＲ
’が必要になる点、（３）ワード線ＷＬＩ、ＷＬ２・・
・、　ダミーワード線ＤＷＬＺ、ＤＷＬ２、冗長用ワー
ド線８ＷＬ１゜８ＷＬ２の駆動を、通常のアクセス用の
系統で行なうかリフレッシュ用の系統で行なうかの選択
を行なうための切り替えスイッチＳｒ、８２・・・、Ｓ
ＤＩ　、８Ｄ２，８８Ｚ　、８８２　　および８１’、
８２’・・・。

８Ｄ１ｆ；　Ｓ、Ｄ’ｊ）’、−’、　８８１’、、　
＄８・２′と、この切り替えを行なうための切替信号φ
ｎ、φＲを用いている点である。

上記構成によるメモリの動作を簡単に説明すると、アド
レス入力信号が入力アドレスバッファｚ１冗長用制御回
路４、行デコーダ線ＬＲを介して行デコーダＲＤＺ・・
・に伝達されるとき、それと共に切替信号φ。により前
記通常アクセス用の各スイッチがオンするので、ワード
線（たとえばＷＬｒ、但し冗長用メモリセルを使用する
場合はたとえば５ＷＬＪ）とダミーワード線ＤＷＬ、？
（冗長用メモリセルを使用する場合はＤＷＬｌ）とがパ
ルス的に選択され、笛４図に示したタイミングでメモリ
セルからの情報を読み出す一連の動作が行なわれる。リ
フレッシュ動作は、リフレッシエアドレス発生器２、冗
長用制御回路４′、行デコーダ線ＬＲ’を介して行デコ
ーダＲＤｚ’・・・へ伝達されるとき、それと共釦切替
信号φＲによりリフレッシュ用の各スイッチがオンする
ので、ワード線（冗長用メモリセルを使用する場合は冗
長用ワード線）とダミーワード線とがパルス的に駆動さ
れてリフレッシ工動作が行なわれる。なお、切替信号φ
ｎ、φＲは同時に供給されることなく時分割使用が可能
になっている。

上記第５図のメモリの特徴は、ワード線選択部を２系統
持っており、１つのサイクル内で同じ行デコーダ線を二
度駆動する必要がなく、またワード線の駆動のタイミン
グを切替信号φｎ。

φＲによるスイッ′チの切替で行なうので、行デコーダ
線の信号を前もって行デコーダに与えておくことが可能
であり、回路動作の高速化を図ることができる。

〔背景技術の問題点〕

しかし、第５図に示したダイナミックＲＡＭにあっては
、冗長用制御回路が通常のアクセス用とリフレッシュ用
との２組（４，４’）　　必要である。また、一般に冗
長用制御回路によって不良メモリセルを冗長用メモリセ
ルに置き替えるためのプログラムは、冗長用制御回路内
のポリシリコン等のヒユーズなレーザ光で切断すること
によって行なう。したがって、上記ＲＡＭ　の製造に際
して、通常のアクセス用の冗長用制御回路４とリフレッ
シュ用の冗長用制御回路４′とでそれぞれ上述したよう
なプログラムを行なう必要があシ、これＫよってＲＡＭ
の製造コストが高く麿り、ヒや−ズの切断が不完全に行
なわれなかった場合に歩留りの低下を引き起こすなどの
問題がある。

〔発明の目的〕

本発明は上記の事情に＠みてなされたもので、ワード線
選択部を２系統設けることにより回路動作の高速化を図
ることができ、一方の系統にのみ冗長用制御回路を設け
ることによりそのプログラムに伴なう製造コストの増加
および製造歩留りの低下を防止でき、アクセス時間の短
縮化を図るために１サイクル内で通常動作とリフレッシ
ュ動作とを時分割で行なうような擬似スタティックメモ
リに適用可能°な半導体記憶装置を提供するものである
。

〔発明の概要〕

即ち、本発明は情報記憶用の通常のメモリセルな含むメ
モリセルアレイ中に不良のメモリセルが存在する場合に
その不良メモリセルの替シに選択されて不良救済を行な
うための冗長用メモリセルを有する半導体記憶装置にお
いて、前記冗長用メモリセルに接続された冗長用ワード
線を選択するためのプログラムを必要とする冗長用制御
回路およびこの冗長用制御回路により制御され前記通常
のメモリセルに接続された通常のワード線を選択するた
めの第１の行デコーダを含む第１系統のワード線選択部
と、前記通常のワード線を選択する第２の行デコーダお
よびプログラムを必要とせずに前記冗長用ワード線を選
択するための手段を含む第２系統のワード線選択部と、
これらの２系統のワード線選択部のうち一方のワード線
選択部を選択して前記ワード線との接続を制御する手段
とを具備することを特徴とするものである。

したがって、２系統のワード線選択部の選択使用により
回路動作の高速化を図ることができ、冗長用制御回路は
一方の系統にしか設けていないのでそのプログラム忙伴
なう製造コストの増加および製造歩留シの低下を防止で
きる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図はダイナミック型のメモリセルを用いた半導
体メモリの回路の一部を示しており、これは第５図を参
照して前述したメモリに比べて、リフレッシュ用のワー
ド線選択部におｈて冗長用制御回路（第５図４′）を省
略し、冗長用リフレッシュアドレス発生器６を設けてい
る点が異カリ、その他は同じであるので第５図中と同一
符号を付してその説明を省略する。即ち、上記メモリに
おいては、リフレッシュ用のワード線選択部は、通常セ
ル用リフレッシュアドレス発生器２の出力が直接に（つ
まり、冗長用制御回路を介さずに）リフレッシュ用行デ
コーダ線Ｌ「を経て行デコーダＲＤＺ’　、　ＲＤＩ’
・・・に与えられ、この行デコーダＲＤＩ’、ＲＤ２’
・・・の出力が切替信号φＲにより制御されるスイッチ
８１’、８２’・・・、ＳＤｒ’、ＳＤ２’を通じてワ
ード線ＷＬ　ｚ　、　ＷＬ　２・・・、　ダミーワード
線ＤＷＬＩ。

ＤＷＬ２を選択し、冗長用リフレッシュアドレス発生器
６の出力が切替信号φＲにより制御されるスイッチ８８
　Ｊ’　、　８８２’　　を通じて冗長用ワード線５Ｗ
Ｌ１，８ＷＩ２を選択するように構成されている点で第
５図のメモリと相違している。

次に、上記メモリの動作の概要を説明する。

アドレス入力信号が入力アドレスバッファＩに入力して
からメモリ動作の１サイクルが始まる。

先ず、入力アドレスバッファ１、冗長用制御回路４、行
デコーダ線ＬＲ，行デコーダ（たとえばＲＤｌ）、切替
信号φｎによりオン状態に制御されたスイッチ（本例で
はＳ１’Ｍよび８Ｄ２）の系統によってワード線および
ダミーワード線（本例ではＷＬｚ　　およびＤＷＬ２）
が選択されると共にパルス的に駆動される。これによっ
て、ビット線ＢＬ、ＢＬに現われたメモリセルＭＣＪの
情報がセンスアンプ８Ａによりセンスされて増幅され、
さらにデータ線ＤＬ　、　ＤＬ　、出力回路５を通して
出力データＤｏｕｔ　として出力される。

このとき、上記センスアンプ８Ａの出力により選択状態
のメモリセルＭＣＺ　　に再書き込みが行なわれる。な
お、冗長用メモリセルが使用される場合には、冗長用制
御回路４によって前記ワード線ＷＬｚ　　の替りに冗長
用ワード線（たとえば８ＷＬｚ）が選択され、冗長用メ
モリセル５ＭＣｌの情報が出力データＤｏｕｔ　　とし
て出力される。これまでの動作は、前述した第５図のノ
モリ忙おける動作と同じである。

上述したように選択されたメモリセルの再書き込みが終
了した後、切替信号φｎによシ前記スイッチＳ１がオフ
状態に制御され、ワード線ＷＬｚ　　が非選択状態にな
る。次いで、通常セル用、冗長用の各リフレッシエアド
レス発生器２゜６、リフレッシュ用行デコーダ線ＬＲ’
、リフレッシュ用行デコーダＲＤＩ’　、　ＲＤ２’・
・・、　切替信号φＲによりオン状態に制御されたスイ
ッチ（たとえば８２’および８Ｄ＋’　）の系統によっ
てワード線およびダミーワード線（本例ではＷＬ２およ
びＤＷＬ２　）がパルス的に駆動される。これによって
ビット線ＢＬ、ＢＬにメモリセルＭＣ２の情報が読み出
され、この情報がセンスアンプＳＡによりセンス増幅さ
れ、このセンスアンプ出力によりメモリセルＭＣ，２に
再書き込み（つまり、リフレッシュ）が行なわれる。こ
のリフレッシュ時の読み出しデータは出力する必要がな
く、出力回路５は上記リフレッシュ動作前の選択メモリ
セルＭＣＺ　　からの読み出しデータを出力したままと
なっている。次いで、切替信号φＲにより前記スイッチ
８２’がオフ状態に制御され、１サイクルが終了する。

上述したようにメモリ動作の１サイクル内で通常動作と
りフレッシー動作とが時分割で行なわれる。

即ち、上記メモリにおける大きな特徴は、リフレッシュ
用のワード線選択部に冗長用制御回路が無く、冗長用の
りフレッシーアドレス発生器を持っていることであり、
通常セル用および冗長用の各リフレッシュアドレス発生
器２，６および行デコーダＲＤ１’・・・によって冗長
用メモリセルを含めた全メモリセルを選択してそのリフ
レッシュを行なうことである。したがって、通常のメモ
リセルに不良があってもそれに関係なく通常のメモリセ
ルの全てのりフレッシュを行ない、次いで冗長用のメモ
リセルも全てリフレッシュを行なう。このことは、不良
のメモリセルをリフレッシュしても他のメモリセルに何
ら影響を与えないことから可能になる。

このようにリフレッシュ用のワード線選択部に冗長用制
御回路を持たせずに、第４図に示したタイミングの動作
を実現でき、第５図のメモリと同様に回路の高速性を実
現でき、しかも冗長用制御回路は１　’＠たけであるの
でそのプログラムに伴なう製造コストの増加や製造歩留
りの低下を防止することができる。

なお、従来例の説明で述べたように、１サイクル内で時
分割で行なわれる通常動作とリフレッシュ動作とはその
順序が入れ替わってもよく、リフレッシュが必要でない
ときには１サイクル内で通常動作のみを行なってもよく
、リフレッシュの必要なときにＲＡＭ　がアクセスされ
ていない場合にけリフレッシュのみを行なえばよい。

また、前記実施例では、冗長用のメモリセルを含めた全
メモリセルをリフレッシュするのに、通常のメモリセル
のリフレッシュ後に冗長用のメモリセルをリフレッシュ
したが、逆に冗長用のメモリセルのリフレッシュ後に通
常のメモリセルをリフレッシュしてもよいことは言うま
でもない。

〔発明の効果〕

上述したように本発明の半導体記憶装置によれば、ワー
ド線選択部を２系統設けているのでその選択使用により
回路動作の高速化を図ることができる。また、冗長用メ
モリセルに接続された冗長用ワード°線を選択する念め
の冗長用制御回路を一方の系統にのみ設けておき、他方
の系統では冗長用制御回路を設けることなく冗長用ワー
ド線を含む全ワード線を選択し得るように構成している
ので、１サイクル内で通常動作とリフレッシュ動作とを
時分割で行なうような擬似スタティックメモリに適用し
、冗長用制御回路が設けられていない一方の系統で冗長
用メモリセルを含む全メモリセルをリフレッシュするこ
とができる。このように冗長用制御回路は一系統のみに
設けているので、そのブａグラムに伴なう製造コストの
増加や製造歩留りの低下を防ぐことができる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置の一実施例を示す構成
説明図、第２図は従来のダイナミックＲＡＭの代表的な
構成例を示す図、第３図は第２図のメモリの一動作例を
示すタイミング波形図、第４図は第２図のメモリを擬似
スタティックＲＡＭ化し九場合の一動作例を示すタイミ
ング波形図、第５図は回路動作を高速化するために従来
考えられている半導体記憶装置の構成説明図である。２・・・通常セル用リフレッシュアドレス発生法４・・
・冗長用制御回路、６・・・冗長用リフレッＶｓ−アド
レス発生器、ＬＲ，ＬＲ’・・・行デコーダ線、ＲＤＩ
、ＲＤ２・・・、　ＲＤ　１’　、　ＲＤ２’・・・行
デコーダ、ＭＣｚ、ＭＣ２・・・メモリセル、ＤＭＣｒ
、ＤＭＣ２・・。ダミーメモリセル、ＳＭＣｚ、ＳＭＣ２・・・冗長用メ
モリセル、ＢＬ、ＢＬ・・・ビット線、ＷＬＺ、ＷＬＺ
・・・ワード線、ＤＷＬＩ　、ＤＷＬ２・・・ダミーワ
ード線、８ＷＬ１．８ＷＬ、？・・・冗長用ワード線、
８１．８２・・・。８Ｄ１．ＳＤ２，８８１，８８２．８１’、８２’・・
・、ＳＤＺ’。８Ｄ２’、８８１’、８８２’・・・　スイッチ。出願人代理人　　弁理士　鈴　圧式　彦第１ｖ！ＪＯ第２図 ■ 第３図第４図Ｄ

Claims

【特許請求の範囲】

（１）情報記憶用の通常のメモリセルを含むメモリセル
アレイ中に不良のメモリセルが存在する場合にその不良
メモリセルの替りに選択されて不良救済を行なうための
冗長用メモリセルを有する半導体記憶装置において、前
記冗長用メモリセルに接続された冗長用ワード線を選択
するためのプログラムを必要とする冗長用制御回路およ
びこの冗長用制御回路により制御され前記通常のメモリ
セルに接続された通常のワード線を選択するための第１
の行デコーダを含む第１系統のワード線選択部と、前記
通常のワード線を選択するための第２の行デコーダおよ
びプログラムを必要とせずに前記冗長用ワード線を選択
するための手段を含む第２系統のワード線選択部と、こ
れらの２系統のワード線選択部のうち一方のワード線選
択部を選択して前記ワード線との接続を制御する手段と
を具備することを特徴とする半導体記憶装置。
（２）前記通常のメモリセルおよび冗長用メモリセルは
リフレッシュを必要とするメモリセルであり、前記第１
系統のワード線選択部は通常のアクセス動作のためのア
ドレス入力をデコードし、第２系統のワード線選択部は
前記冗長用メモリセルを含む全メモリセルのリフレッシ
ュ動作のためのリフレッシュアドレス発生器からの出力
をデコードすることを特徴とする前記特許請求の範囲第
１項記載の半導体記憶装置。
（３）前記リフレッシュアドレス発生器は、前記通常の
ワード線を選択するアドレスと前記冗長用ワード線を選
択するアドレスとを発生することを特徴とする前記特許
請求の範囲第２項記載の半導体記憶装置。
（４）前記第１の行デコーダおよび第２の行デコーダは
、メモリ動作の１サイクル内でそれぞれ１回づつ通常の
ワード線あるいは冗長用ワード線を選択するように制御
されることがあり、これによって通常のアクセス動作と
リフレッシュ動作とを時分割で行なうことが可能な前記
特許請求の範囲第２項記載の半導体記憶装置。
（５）前記冗長用メモリセルを含む全メモリセルをリフ
レッシュするために、前記メモリセルアレイ内の全メモ
リセルをリフレッシュした後に冗長用メモリセルをリフ
レッシュすることを特徴とする前記特許請求の範囲第３
項記載の半導体記憶装置。
（６）前記冗長用メモリセルを含む全メモリセルをリフ
レッシュするために、前記冗長用メモリセルをリフレッ
シュした後に前記メモリセルアレイ内の全メモリセルを
リフレッシュすることを特徴とする前記特許請求の範囲
第３項記載の半導体記憶装置。