JPS5845693A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5845693A JPS5845693A JP56142740A JP14274081A JPS5845693A JP S5845693 A JPS5845693 A JP S5845693A JP 56142740 A JP56142740 A JP 56142740A JP 14274081 A JP14274081 A JP 14274081A JP S5845693 A JPS5845693 A JP S5845693A
- Authority
- JP
- Japan
- Prior art keywords
- level
- refresh
- circuit
- transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶装置に関する。
ダイナミックＲへＭ（以下Ｄ・ＲＡＭ） は集積度が
高く、消費電力も少ないので広く利用されている。メモ
リセルにおける電荷の有無ヲ１゛１”“０”の情報とし
ているために、蓄積電荷の漏れが成る値以上になる前に
リフレッシ−しんければならない。一般のＤ −Ｔ（、
Ａ、Ｍでは一定期間アクセスを受付けた後、リフレッシ
−全行なっている。このようなりフレッシーは、制御が
複雑であり、リフレッシュ期間中は読み出し、書き込み
が出来ない。この問題にメモリ・チップ例から対処する
一方法として、チップにリフレッシュ回路とリフレッシ
ユバアドレス・カウンタを内蔵する方法（擬似スタティ
ック１”ｌ、 Ａ Ｍ 、以下ＰＳ、ＲＡＭ、！：記す
）がある。
高く、消費電力も少ないので広く利用されている。メモ
リセルにおける電荷の有無ヲ１゛１”“０”の情報とし
ているために、蓄積電荷の漏れが成る値以上になる前に
リフレッシ−しんければならない。一般のＤ −Ｔ（、
Ａ、Ｍでは一定期間アクセスを受付けた後、リフレッシ
−全行なっている。このようなりフレッシーは、制御が
複雑であり、リフレッシュ期間中は読み出し、書き込み
が出来ない。この問題にメモリ・チップ例から対処する
一方法として、チップにリフレッシュ回路とリフレッシ
ユバアドレス・カウンタを内蔵する方法（擬似スタティ
ック１”ｌ、 Ａ Ｍ 、以下ＰＳ、ＲＡＭ、！：記す
）がある。
ＰＳ・ＲＡＭのリフレッシュ・モードトシて、アクセス
サイクルの後に、リフレッシュザイクルを設け、常にリ
フレッシュが行なわれるようにするモード（ハルスリフ
レッシュ・モード）、スタンバイ時、成るいはパワー・
ダウン時に、チップ上のタイマー回路により一定周期で
自動的（テリフレッシュが行なわ力、るモード（セルフ
リフ１メツシユモード）等があり、これらは外部からの
リフレッシュ制御信号（以下Ｒ，ＦＳＩ−Ｉ）により制
御される。
サイクルの後に、リフレッシュザイクルを設け、常にリ
フレッシュが行なわれるようにするモード（ハルスリフ
レッシュ・モード）、スタンバイ時、成るいはパワー・
ダウン時に、チップ上のタイマー回路により一定周期で
自動的（テリフレッシュが行なわ力、るモード（セルフ
リフ１メツシユモード）等があり、これらは外部からの
リフレッシュ制御信号（以下Ｒ，ＦＳＩ−Ｉ）により制
御される。
パルスリフレッシュ・モードの場合のメイン・クロック
（以下ＣＥ）とＲＩｉ” Ｓ Ｉ−（の位相関係の従来
例を第１図に示す。この場合、Ｔ（、Ｆ’ＳＩ（２］１
イ、レベルに維持し、ＣＥをロー・レベルにすると、ア
クセスサイクルが開始される。アクセスサイクルが終了
した後、ＣＥｉハイ・レベルにして、リフレッシュの為
のプリチャージ’ｃ行なう。プリチャ全ロー・レベルに
すると、リフレッシュが始唸る。
（以下ＣＥ）とＲＩｉ” Ｓ Ｉ−（の位相関係の従来
例を第１図に示す。この場合、Ｔ（、Ｆ’ＳＩ（２］１
イ、レベルに維持し、ＣＥをロー・レベルにすると、ア
クセスサイクルが開始される。アクセスサイクルが終了
した後、ＣＥｉハイ・レベルにして、リフレッシュの為
のプリチャージ’ｃ行なう。プリチャ全ロー・レベルに
すると、リフレッシュが始唸る。
このやり方ではアクセス・サイクルの後必ずＣＥ全ハイ
・レベルにしてプリチャージしなければならず、また、
リフレッシュ・サイクル中、ＣＥはハイ・レベル全維持
しなければならない。ＲＦ’５Ｉ−（のセットもアクセ
ス・サイクル後のプリチャージが終了してから行なわれ
んければならず、ＣＥのリセット時刻とＲＦ Ｓ Ｈの
セット時刻の自由度が少ないという欠点がある。
・レベルにしてプリチャージしなければならず、また、
リフレッシュ・サイクル中、ＣＥはハイ・レベル全維持
しなければならない。ＲＦ’５Ｉ−（のセットもアクセ
ス・サイクル後のプリチャージが終了してから行なわれ
んければならず、ＣＥのリセット時刻とＲＦ Ｓ Ｈの
セット時刻の自由度が少ないという欠点がある。
本発明の目的はリフレッシュの自由度を増大させた記憶
装置全提供することにある。
装置全提供することにある。
本発明によれば、読み出しく書き込み）終了確認信号、
プリチャージ終了確認信号、及びリフレッシュ終了確認
信号の発生回路金儲え、それらの信号と、メインクロッ
クタイミング発生回路、及びリフレッシュクロックタイ
ミング発生回路より発生された信号と、外部信号と全入
力とするラッチ回路、及びゲート回路を設け、これらの
回路の出力信号で、ＣＥ及びｌＦｓ、Ｈの入力段を制御
することにより、アクセスサイクル及び）Ｊフレッシー
ザイクル後の自動プリチャージを可１泪にし、ＣＥのリ
セット時刻及びＲＦ’ＳＩ（のセット時刻の自由度が大
きいＰＳ・Ｒ，ＡＭ ’ｉ提供することである。本発明
によれば外部メインクロックを入力とするメインクロッ
クタイミング発生回路に、読み出し終了確認信号発生回
路、書き込み終了確認信号発生回路、及びプリチャージ
終了確認信号発生回路を含み、外部のリフレッシュ制御
４８号を入力とするリフレッシュクロックタイミング発
生回路にリフレッシ−終了確認信号発生回路全台み、リ
フレッシュクロックタイミング発生回路により発生され
る第１のプリチャージ信号により、リフレッシュ制御信
号全ラッチするラッチ回路と、リフレッシュクロックタ
イミング発生回路により発生される第２のプリチャージ
信号、及び第１の活性化信号と、メインクロックタイミ
ング発生回路より、発生さ ５− れる第１の活性化信号、及びプリチャージ終了確認信号
と全入力とする第１のゲート回路と前記ラッチ回路によ
るラッチ信号と、リフレッシュ終了確認信号と全入力と
する第２のゲート回路と、リフレッシュクロックタイミ
ング発生回路（でよる第２のプリチャージ信号、及び第
１の活性化信号とを入力とする第３のゲート回路と、読
み出し終了確認信号、書き込み終了確認信号、リフレッ
シ−終了確認信号、リフレッシュクロックタイミング発
生回路による第１の活性化信号、及び第２のプリチャー
ジ信号と、外部メインクロックとを入力とするＭ４のゲ
ート回路金倉むＭＯ８擬似スタティックメモリにおいて
、ラッチ回路、第１のゲート回路、及び第２のゲート回
路の出力をそれぞれ、リフレッシュクロックタイミング
発生回路の第１のトランジスタのゲート、第２のトラン
ジスタのゲート、及び第３のトランジスタのゲートにそ
れぞれ接続し、第３のゲート回路、及び第４のゲート回
路の出力を、メインクロックタイミング発生回路の第１
のトランジスタのゲート、及び第２の＝ ６− トランジスタのゲートにそれぞれ接続し、ラッチ回路に
よって、タ１部リフレッシュ制御信号全ラッチすること
により、リフレノシー動作中のりフレッシー制御信号の
リセ７ ） ４：可能にし、第１のゲート回路により、
メインクロックタイミング発生回路１でよる第１の活性
化信号の発生から、プリチャージ終了確認信号の発生ま
での期間リフレッシ−クロックタイミング発生回路をリ
セット状態に保つことにより、その期間におけるリフレ
ッシュ制御信月のセラ）Ｖ可能にし、読み出し、書き込
み、及びリフレッシ−終了後、外部メインクロックがハ
イ・レベルであれば第３のゲート回路により、ロー・レ
ベルであれば、上記各動作終了確認信号ケ受けた第４の
ゲート回路により、メインクロ、クタイミング発生回路
全リセット状態に戻すことにより、外部メインクロック
のレベルに関わラス、自動的にプリチャージ状態（Ｃな
ること全可能にすることにより、リフレツェ、制御信号
のセット時刻、及び外部メインクロックのリセット時刻
の自由１貌が増大することを特徴とする記憶装置が得ら
れる。
プリチャージ終了確認信号、及びリフレッシュ終了確認
信号の発生回路金儲え、それらの信号と、メインクロッ
クタイミング発生回路、及びリフレッシュクロックタイ
ミング発生回路より発生された信号と、外部信号と全入
力とするラッチ回路、及びゲート回路を設け、これらの
回路の出力信号で、ＣＥ及びｌＦｓ、Ｈの入力段を制御
することにより、アクセスサイクル及び）Ｊフレッシー
ザイクル後の自動プリチャージを可１泪にし、ＣＥのリ
セット時刻及びＲＦ’ＳＩ（のセット時刻の自由度が大
きいＰＳ・Ｒ，ＡＭ ’ｉ提供することである。本発明
によれば外部メインクロックを入力とするメインクロッ
クタイミング発生回路に、読み出し終了確認信号発生回
路、書き込み終了確認信号発生回路、及びプリチャージ
終了確認信号発生回路を含み、外部のリフレッシュ制御
４８号を入力とするリフレッシュクロックタイミング発
生回路にリフレッシ−終了確認信号発生回路全台み、リ
フレッシュクロックタイミング発生回路により発生され
る第１のプリチャージ信号により、リフレッシュ制御信
号全ラッチするラッチ回路と、リフレッシュクロックタ
イミング発生回路により発生される第２のプリチャージ
信号、及び第１の活性化信号と、メインクロックタイミ
ング発生回路より、発生さ ５− れる第１の活性化信号、及びプリチャージ終了確認信号
と全入力とする第１のゲート回路と前記ラッチ回路によ
るラッチ信号と、リフレッシュ終了確認信号と全入力と
する第２のゲート回路と、リフレッシュクロックタイミ
ング発生回路（でよる第２のプリチャージ信号、及び第
１の活性化信号とを入力とする第３のゲート回路と、読
み出し終了確認信号、書き込み終了確認信号、リフレッ
シ−終了確認信号、リフレッシュクロックタイミング発
生回路による第１の活性化信号、及び第２のプリチャー
ジ信号と、外部メインクロックとを入力とするＭ４のゲ
ート回路金倉むＭＯ８擬似スタティックメモリにおいて
、ラッチ回路、第１のゲート回路、及び第２のゲート回
路の出力をそれぞれ、リフレッシュクロックタイミング
発生回路の第１のトランジスタのゲート、第２のトラン
ジスタのゲート、及び第３のトランジスタのゲートにそ
れぞれ接続し、第３のゲート回路、及び第４のゲート回
路の出力を、メインクロックタイミング発生回路の第１
のトランジスタのゲート、及び第２の＝ ６− トランジスタのゲートにそれぞれ接続し、ラッチ回路に
よって、タ１部リフレッシュ制御信号全ラッチすること
により、リフレノシー動作中のりフレッシー制御信号の
リセ７ ） ４：可能にし、第１のゲート回路により、
メインクロックタイミング発生回路１でよる第１の活性
化信号の発生から、プリチャージ終了確認信号の発生ま
での期間リフレッシ−クロックタイミング発生回路をリ
セット状態に保つことにより、その期間におけるリフレ
ッシュ制御信月のセラ）Ｖ可能にし、読み出し、書き込
み、及びリフレッシ−終了後、外部メインクロックがハ
イ・レベルであれば第３のゲート回路により、ロー・レ
ベルであれば、上記各動作終了確認信号ケ受けた第４の
ゲート回路により、メインクロ、クタイミング発生回路
全リセット状態に戻すことにより、外部メインクロック
のレベルに関わラス、自動的にプリチャージ状態（Ｃな
ること全可能にすることにより、リフレツェ、制御信号
のセット時刻、及び外部メインクロックのリセット時刻
の自由１貌が増大することを特徴とする記憶装置が得ら
れる。
以下図面を用いて本発明を具体的に説明する。
本発明によると、第１図（で示す従来のＣＢ、 Ｒ１（
”ＳＨのタイミング設定が、第２図に示すように、設定
の自由度が大きくなる。これを実現する本発明の基本構
成となるアクセス、自動プリチャージ、リフレッシュ、
自動プリチャージと続く一連の動作を余裕ある外部クロ
ックタイミング設定で行うためのラッチ回路、及びゲー
ト回路をＲＦＳＨの入力段及びＣＥの入力段に接続した
ものを図３に示す。
”ＳＨのタイミング設定が、第２図に示すように、設定
の自由度が大きくなる。これを実現する本発明の基本構
成となるアクセス、自動プリチャージ、リフレッシュ、
自動プリチャージと続く一連の動作を余裕ある外部クロ
ックタイミング設定で行うためのラッチ回路、及びゲー
ト回路をＲＦＳＨの入力段及びＣＥの入力段に接続した
ものを図３に示す。
図３においてリフレッシュタイミング発生回路による信
号についてはＲＦ、 ＲＦ’ｌ が活性化信月、）１．
ＦＥＤ がリフレッシュ終了確認信号ＰＲＯ，Ｐｌ’
Ｊがプリチャージ信号であり、Ｔ（、Ｆ’、 Ｔ−ｔＦ
ｌ、 Ｒ，ＦＢＩ）。
号についてはＲＦ、 ＲＦ’ｌ が活性化信月、）１．
ＦＥＤ がリフレッシュ終了確認信号ＰＲＯ，Ｐｌ’
Ｊがプリチャージ信号であり、Ｔ（、Ｆ’、 Ｔ−ｔＦ
ｌ、 Ｒ，ＦＢＩ）。
Ｐ、Ｉ’ｌ、Ｏ，ＰＲ，１σリフレッシ−動作に同期し
て変化する。メインクロックタイミング発生回路による
信号についてば ＣＥ、几へりが活性化信号、ＲＥＤ。
て変化する。メインクロックタイミング発生回路による
信号についてば ＣＥ、几へりが活性化信号、ＲＥＤ。
ＷＥＴ）、 Ｉ）Ｅｌ） がそわ７ぞれ読み出し、書
き込み、プリチャージの終了確認信号である。プリチャ
ージは各プリチャージ信号がハイ・レベルで且つ、ＣＥ
がロー・レベルのとき行にわれる。
き込み、プリチャージの終了確認信号である。プリチャ
ージは各プリチャージ信号がハイ・レベルで且つ、ＣＥ
がロー・レベルのとき行にわれる。
第３図におけるラッチ回路、及び各ゲート回路の入力信
号のレベルと出力信号のレベルの時刻による変化を第４
図に示し、これらの図面音用いて、読み出し動作の場合
について説明する。但しＯＥは出力活性化信号を表わす
。
号のレベルと出力信号のレベルの時刻による変化を第４
図に示し、これらの図面音用いて、読み出し動作の場合
について説明する。但しＯＥは出力活性化信号を表わす
。
時刻ｔｏではプリチャージが完了（７、次のアクセスを
待っている状態で外部クロックＣＥ、 ＯＢ。
待っている状態で外部クロックＣＥ、 ＯＢ。
ＲＦＳＨＵハイ・レベル、内部発生の信号のうち、プリ
チャージ系はハイ・レベルで、他はローレベルである。
チャージ系はハイ・レベルで、他はローレベルである。
時刻ｔ１でＣＥをローレベルにし、ＣＥがハイ・レベル
になると、アクセス動作が開始されると同時ｖｃＦＥＤ
が口〜レベルになる。時刻ｔ２で、メインクロック・タ
イミング発生回路によりＲ，Ａ Ｄが発生されると、Ｉ
Ｉ、ＡＤｉ受けたゲート回路Ｇ１の出力Ｎｆはハイ・レ
ベルになり、トランジスタＴ３は導通状態になる。ＰＲ
・０が）・イ・レベルであれば、ランチ回路はＲＦ’Ｓ
Ｈのレベルをその′！ｆ、ま出力Ｎ１に伝えている。従
って時刻ｔ２までＲ，ＦＳＨｋノ・イ・レベルにして、
トラン ９− ラスタＴ１全導通状態にして、リフレッシ−・クロック
タイミング発生回路の活性化金抑える必要があるが、ｔ
２以降Ｎｆがハイ・レベルであるので、旧、Ｆ’ Ｓ
Ｈをローレベルにしても活性化は抑えられ、る。１寺刻
ｔ３でＯＢ ｆ、ｚローレベルにして、出力系全活性化
すると出方が現れ、その後、時刻ｔ４で読み出し終了確
認信号ＲＥＤが発生する。１１からｔ４ ｉでＣＥの最
小パルス幅である。ＲＥＤを受けたゲート回路０５の出
力Ｎｘがハイ・レベルになる。このときＣＥがローレベ
ルであれば、ゲート回路Ｇ４の出力Ｎｂがハイ・レベル
になり、トランジスタＴ６が導通状態になる。ＣＥがノ
・イ・レベルであれば、Ｎｂはローレベルになるが、ゲ
ート回路Ｇ３の出力Ｎａがハイ・レベルであるので、ト
ランジスタＴ４．Ｔ５が共に導通状態になる。従って、
ＲＥＤの発生以後はＣＥのレベルに関わらず、ＣＥはロ
ーレベル（Ｃなり、プリチャージ状態に戻る。ｔ５にプ
リチャージ終了確認信号ＰＥＤが発生すると、ＰＥＤｋ
受けたゲート回路Ｇ］の出力Ｎｔがローレベルになり、
トランジ１０− スタＴ３が遮断状態になる。ｔ５以前に６がロー・レベ
ルであれば、トランジスタＴＩ、Ｔ２は既に遮断状態で
あるから、ｔ５でＲＦがハイ・レベルになり、リフレッ
シュクロックタイミング発生回路が活性化され、Ｒ，Ｆ
ｌがノ・イ・レベルになり、ＰＲＯ，ＰＲＩがロー・レ
ベルになる。またｔ５以後ＲＦＳＨがロー・レベルにな
ると、その時点でリフレッシュ・クロック・タイミング
発生回路が活性化され、ｌ（、Ｆ、ＲＦＩが）・イ、レ
ベルにＰＲＯ，ＦＢＩがローレベル（Ｃなる。Ｆｔ、Ｆ
ｌ。
になると、アクセス動作が開始されると同時ｖｃＦＥＤ
が口〜レベルになる。時刻ｔ２で、メインクロック・タ
イミング発生回路によりＲ，Ａ Ｄが発生されると、Ｉ
Ｉ、ＡＤｉ受けたゲート回路Ｇ１の出力Ｎｆはハイ・レ
ベルになり、トランジスタＴ３は導通状態になる。ＰＲ
・０が）・イ・レベルであれば、ランチ回路はＲＦ’Ｓ
Ｈのレベルをその′！ｆ、ま出力Ｎ１に伝えている。従
って時刻ｔ２までＲ，ＦＳＨｋノ・イ・レベルにして、
トラン ９− ラスタＴ１全導通状態にして、リフレッシ−・クロック
タイミング発生回路の活性化金抑える必要があるが、ｔ
２以降Ｎｆがハイ・レベルであるので、旧、Ｆ’ Ｓ
Ｈをローレベルにしても活性化は抑えられ、る。１寺刻
ｔ３でＯＢ ｆ、ｚローレベルにして、出力系全活性化
すると出方が現れ、その後、時刻ｔ４で読み出し終了確
認信号ＲＥＤが発生する。１１からｔ４ ｉでＣＥの最
小パルス幅である。ＲＥＤを受けたゲート回路０５の出
力Ｎｘがハイ・レベルになる。このときＣＥがローレベ
ルであれば、ゲート回路Ｇ４の出力Ｎｂがハイ・レベル
になり、トランジスタＴ６が導通状態になる。ＣＥがノ
・イ・レベルであれば、Ｎｂはローレベルになるが、ゲ
ート回路Ｇ３の出力Ｎａがハイ・レベルであるので、ト
ランジスタＴ４．Ｔ５が共に導通状態になる。従って、
ＲＥＤの発生以後はＣＥのレベルに関わらず、ＣＥはロ
ーレベル（Ｃなり、プリチャージ状態に戻る。ｔ５にプ
リチャージ終了確認信号ＰＥＤが発生すると、ＰＥＤｋ
受けたゲート回路Ｇ］の出力Ｎｔがローレベルになり、
トランジ１０− スタＴ３が遮断状態になる。ｔ５以前に６がロー・レベ
ルであれば、トランジスタＴＩ、Ｔ２は既に遮断状態で
あるから、ｔ５でＲＦがハイ・レベルになり、リフレッ
シュクロックタイミング発生回路が活性化され、Ｒ，Ｆ
ｌがノ・イ・レベルになり、ＰＲＯ，ＰＲＩがロー・レ
ベルになる。またｔ５以後ＲＦＳＨがロー・レベルにな
ると、その時点でリフレッシュ・クロック・タイミング
発生回路が活性化され、ｌ（、Ｆ、ＲＦＩが）・イ、レ
ベルにＰＲＯ，ＦＢＩがローレベル（Ｃなる。Ｆｔ、Ｆ
ｌ。
Ｐ Ｒ１ｋ受けたゲート回路Ｇ３．Ｇ４の出力Ｎａ。
Ｎｂ ｌ−ｊ共にローレベルになり、トランジスタＴ４
゜Ｔ６が遮断状態になり、ＣＥがハイ・レベルになり、
メインクロックタイミング発生回路が活性化され、リフ
レッシュが始まる。ｔ６以降−ＰＲＯがロー・レベルの
間、ラッチ回路によりｔ６以前）ＲＦｓＩ−（のレベル
が出力Ｎｉに保持される。従ってｔ６以降ＲＰＳＨのリ
セットが可能である。
゜Ｔ６が遮断状態になり、ＣＥがハイ・レベルになり、
メインクロックタイミング発生回路が活性化され、リフ
レッシュが始まる。ｔ６以降−ＰＲＯがロー・レベルの
間、ラッチ回路によりｔ６以前）ＲＦｓＩ−（のレベル
が出力Ｎｉに保持される。従ってｔ６以降ＲＰＳＨのリ
セットが可能である。
ｔｌでＲＩＤがハイ・レベルになっても、’Ｒ，Ｐｉが
ハイ・レベルであるので、ゲート回路Ｇ１の出力Ｎｆが
ハイ・レベルになることはない。ｔ８でリフレッシ−終
了確認信号ＲＦ Ｂ Ｄが）−イ・レベルになると、Ｉ
（、ＦＥＤｋ受けたゲート回路Ｇ２の出力Ｎｅがハイ・
レベルになり、トランジスタＴ２が導通状態になりＲ，
Ｆがローレベルになる。ＲＥ’がローレベルになる。！
：Ｒ，Ｆ １がロー・レベルに、ＰＩ（Ｏ，Ｐｉ％１が
ハイ・レベルになり、ゲート回路Ｇ３の出力Ｎａがハイ
・レベルになる。このとき、ゲート回路０４の出力Ｎｂ
はＣＥがローレベルであれば、ハイ・レベルになり、ト
ランジスタＴ６が導通状態になり、ＣＥがハイ・レベル
であればＮｂはロー・レベルであるが、Ｎａがハイ・レ
ベルであるからトランジスタＴ４．Ｔ５に導通状態［々
る。従ってｔ８で１．（ＦＥＤが〕・イ・レベルになっ
た後はＣＦのレベルに関わらず、プリチャージ状態に戻
る。ｔ９でＣＥ＝ｉハイ・レベルにして、次のアクセス
に備える。以上説明したように、本発明による効果は、
第２図に斜線で示すように、ＣＥはｔ４以降のリセット
が可能で、Ｒ，ＦＳＨはｔ２以降のセット、及びｔ６以
降のリセットが可能で、第１図の場合と比較して、ＣＥ
のリセット時刻、及びＲＦ Ｓ Ｉ−Ｉのセット時刻・
リセット時刻の自由度が増すことである。第２図におけ
るＤＯＵＴの点線はＣＢによるＤＯＵＴのノ・イ・イン
ピーダンス状態を示すもので、ＣＢ或いはＯＥの立上り
によりハイ・インピーダンス状態にｈるようにすれば、
ｔ６以降にＣＥ及びＯＥをノーイ・レベル（Ｃした場合
、リフレッシュの期間は読み出し情報が保持出来ること
になる。
ハイ・レベルであるので、ゲート回路Ｇ１の出力Ｎｆが
ハイ・レベルになることはない。ｔ８でリフレッシ−終
了確認信号ＲＦ Ｂ Ｄが）−イ・レベルになると、Ｉ
（、ＦＥＤｋ受けたゲート回路Ｇ２の出力Ｎｅがハイ・
レベルになり、トランジスタＴ２が導通状態になりＲ，
Ｆがローレベルになる。ＲＥ’がローレベルになる。！
：Ｒ，Ｆ １がロー・レベルに、ＰＩ（Ｏ，Ｐｉ％１が
ハイ・レベルになり、ゲート回路Ｇ３の出力Ｎａがハイ
・レベルになる。このとき、ゲート回路０４の出力Ｎｂ
はＣＥがローレベルであれば、ハイ・レベルになり、ト
ランジスタＴ６が導通状態になり、ＣＥがハイ・レベル
であればＮｂはロー・レベルであるが、Ｎａがハイ・レ
ベルであるからトランジスタＴ４．Ｔ５に導通状態［々
る。従ってｔ８で１．（ＦＥＤが〕・イ・レベルになっ
た後はＣＦのレベルに関わらず、プリチャージ状態に戻
る。ｔ９でＣＥ＝ｉハイ・レベルにして、次のアクセス
に備える。以上説明したように、本発明による効果は、
第２図に斜線で示すように、ＣＥはｔ４以降のリセット
が可能で、Ｒ，ＦＳＨはｔ２以降のセット、及びｔ６以
降のリセットが可能で、第１図の場合と比較して、ＣＥ
のリセット時刻、及びＲＦ Ｓ Ｉ−Ｉのセット時刻・
リセット時刻の自由度が増すことである。第２図におけ
るＤＯＵＴの点線はＣＢによるＤＯＵＴのノ・イ・イン
ピーダンス状態を示すもので、ＣＢ或いはＯＥの立上り
によりハイ・インピーダンス状態にｈるようにすれば、
ｔ６以降にＣＥ及びＯＥをノーイ・レベル（Ｃした場合
、リフレッシュの期間は読み出し情報が保持出来ること
になる。
以上は読み出し動作に続くリフレッシュ動作の場合につ
いて説明したのであるが、書き込み動作の場合もＲＥ
ＤがＷＥＤに変わるだけで、ゲート回路、及びラッチ回
路の動作は同様である。
いて説明したのであるが、書き込み動作の場合もＲＥ
ＤがＷＥＤに変わるだけで、ゲート回路、及びラッチ回
路の動作は同様である。
第５図及び第６図に、第３図に示したラッチ回路、及び
各ゲート回路ｉＮ−チャンネルＭＯ８）ランジスタ全用
いて実現する場合の一方法を示す。
各ゲート回路ｉＮ−チャンネルＭＯ８）ランジスタ全用
いて実現する場合の一方法を示す。
第５図はリフレッシュクロックタイミング発生回路の入
力段で第６図（はメインクロックタイミング発生回路の
入力段である。第空図、第６図におけるトランジスタの
番号と節点名、及びゲート回路１３一 番号は第３図のそれと対応している。
力段で第６図（はメインクロックタイミング発生回路の
入力段である。第空図、第６図におけるトランジスタの
番号と節点名、及びゲート回路１３一 番号は第３図のそれと対応している。
第７図に、読み出し動作に続く、リフレッシ−の場合に
ついて、第５図、第６図における外部入力波形と、内部
節点の動作波形を示す。第５図。
ついて、第５図、第６図における外部入力波形と、内部
節点の動作波形を示す。第５図。
第６図、第７図を用いてＮ−チャンネルＭＯＳトランジ
スタを用いて、実際の回路を実現した場合の動作につい
て説明する。
スタを用いて、実際の回路を実現した場合の動作につい
て説明する。
ｔｏ ではプリチャージが完了し、アクセスがかかるの
を待っている状態である。このとき外部入力は総てハイ
・レベル、活性化信号は総てロー・レベル、プリチャー
ジ信号は姥てハイ・レベルである。各動作確認信号ばＰ
ＥＤがハイ・レベルで、Ｔ（、ＥＤ、ＷＥＤ、ｕＦＥＤ
はロー・レベルである。トランジスタＴ７は導通状態で
あり、節点ＮｉのレベルはＲ，Ｔｉ’ Ｓ Ｉ−Ｉと同
じである。他の節点のレベルはＮｏ、 ＮＪ、 ＮＫ、
ＮＱ、 Ｎｅ カバイー Ｌ／へｆｉＶＴ、Ｎｈ。
を待っている状態である。このとき外部入力は総てハイ
・レベル、活性化信号は総てロー・レベル、プリチャー
ジ信号は姥てハイ・レベルである。各動作確認信号ばＰ
ＥＤがハイ・レベルで、Ｔ（、ＥＤ、ＷＥＤ、ｕＦＥＤ
はロー・レベルである。トランジスタＴ７は導通状態で
あり、節点ＮｉのレベルはＲ，Ｔｉ’ Ｓ Ｉ−Ｉと同
じである。他の節点のレベルはＮｏ、 ＮＪ、 ＮＫ、
ＮＱ、 Ｎｅ カバイー Ｌ／へｆｉＶＴ、Ｎｈ。
Ｎｆ、 Ｎｅ、 Ｎｍ、 Ｎｂ、 Ｎｃ、 Ｎｄ は
ロー、レベルテある。ｔｌでアクセスのため［ＣＥがロ
ー・レベルにがり、トランジスタＴ５が遮断状態になり
、ＣＢがハイ・レベルになり、メイン・クロックタ１４
− イミング発生回路が活性化されると共にＰ Ｅ Ｄがロ
ー・レベルになり、従って節点ＮＫがロー・レベルにな
り、トランジスタＴ１５が遮断状態になる。メインクロ
ックタイミング発生回路により、ｔ２で活性化信号ＲＡ
Ｄが発生され、節点Ｎｂがハイ・レベルになり、トラ
ンジスタＴｉ６が導通状態になり、節点Ｎｆがノ・イ・
レベルになり、トランジスタＴ３が導通状態になる。ｔ
２以降Ｒ１１；’ＳＴ全ロー・レベルにしても、Ｔ３に
よりＲ，Ｆはロー・レベルに保持される。ｔ３でＯＥが
ロー・レベルになると出力バッファが活１牛化され、出
力が記憶素子の出力端子に現われる。その後出力バッフ
ァ活性化信号からの遅延信号である読み出し終了確認信
号ＲＥＤが発生され、節点Ｎｃがハイ・レベルニなりト
ランジスタ’Ｉ’１７が導通状態になる。
ロー、レベルテある。ｔｌでアクセスのため［ＣＥがロ
ー・レベルにがり、トランジスタＴ５が遮断状態になり
、ＣＢがハイ・レベルになり、メイン・クロックタ１４
− イミング発生回路が活性化されると共にＰ Ｅ Ｄがロ
ー・レベルになり、従って節点ＮＫがロー・レベルにな
り、トランジスタＴ１５が遮断状態になる。メインクロ
ックタイミング発生回路により、ｔ２で活性化信号ＲＡ
Ｄが発生され、節点Ｎｂがハイ・レベルになり、トラ
ンジスタＴｉ６が導通状態になり、節点Ｎｆがノ・イ・
レベルになり、トランジスタＴ３が導通状態になる。ｔ
２以降Ｒ１１；’ＳＴ全ロー・レベルにしても、Ｔ３に
よりＲ，Ｆはロー・レベルに保持される。ｔ３でＯＥが
ロー・レベルになると出力バッファが活１牛化され、出
力が記憶素子の出力端子に現われる。その後出力バッフ
ァ活性化信号からの遅延信号である読み出し終了確認信
号ＲＥＤが発生され、節点Ｎｃがハイ・レベルニなりト
ランジスタ’Ｉ’１７が導通状態になる。
ｔ４以降ＣＥがそのままローレベルであれば、節点Ｎｂ
がハイ・レベルにがり、トランジスタＴ６が導通状態に
なり、ＣＥはローレベルになり、プリチャージ状態にな
る。また第７図において点線で示すようにＣＥがローレ
ベルからノ・イ・レベルになると、トランジスタＴ１８
が導通状態になり、節ＡＮｂはロー・レベルになり、ト
ランジスタＴ６は遮断状態になるが、節点Ｎａがハイ・
レベルであるので、トランジスタＴ４．Ｔ５が共に導通
状態になｐ、ＣＥがローレベルになり、プリチャージ状
態になる。このときの各節点のレベル変化全点線で示す
。従って、ＲＥＤの発生以降ＣＢのレベルに関わらず、
記憶装置はプリチャージ状態にある。プリチャージ状態
になって後 ｔ５でプリチャージ終了確認信号ＰＥＤが
発生される。Ｐ Ｅ Ｄが発生されると節点Ｎ’Ｋがハ
イ・レベルになり、トランジスタＴ１５が導通状態にな
り、節点Ｎｆがロー・レベルに、従ってトランジスタＴ
３は遮断状態になる。ｔ５以前に既にＲ，Ｆ Ｓ Ｈが
ロー・レベルであれば、トランジスタＴＩ、Ｔ２．Ｔ３
が遮断状態になるのでＲＦがハイ・レベルになる。
がハイ・レベルにがり、トランジスタＴ６が導通状態に
なり、ＣＥはローレベルになり、プリチャージ状態にな
る。また第７図において点線で示すようにＣＥがローレ
ベルからノ・イ・レベルになると、トランジスタＴ１８
が導通状態になり、節ＡＮｂはロー・レベルになり、ト
ランジスタＴ６は遮断状態になるが、節点Ｎａがハイ・
レベルであるので、トランジスタＴ４．Ｔ５が共に導通
状態になｐ、ＣＥがローレベルになり、プリチャージ状
態になる。このときの各節点のレベル変化全点線で示す
。従って、ＲＥＤの発生以降ＣＢのレベルに関わらず、
記憶装置はプリチャージ状態にある。プリチャージ状態
になって後 ｔ５でプリチャージ終了確認信号ＰＥＤが
発生される。Ｐ Ｅ Ｄが発生されると節点Ｎ’Ｋがハ
イ・レベルになり、トランジスタＴ１５が導通状態にな
り、節点Ｎｆがロー・レベルに、従ってトランジスタＴ
３は遮断状態になる。ｔ５以前に既にＲ，Ｆ Ｓ Ｈが
ロー・レベルであれば、トランジスタＴＩ、Ｔ２．Ｔ３
が遮断状態になるのでＲＦがハイ・レベルになる。
ｔ５でＲ，ＦＳＩ（がハイ・レベルであれば、トランジ
スタＴ１の導通状態により、ＲＦはローレベルを保持］
〜でいるが、Ｒ，ＰＳＨがロー、レベルになった時点で
ＲＦがハイ・レベルになる。ｔ５以降のＲＦＳＨのセッ
トに対する各節点のレベル変化は第７図において一点鎖
線で示す。ＲＦがノ１イ・レベルになると、リフレッシ
−クロックタイミング発生回路が活性化され、ＲＦＩが
ノーイ・レベルになり、ＰＲＯ，ＰＲＩがロー・レベル
にガる。ＰＲ，０がローレベルになると、トランスファ
・ケート・トランジスタＴ７が遮断状態になり、節点Ｎ
ｉにはそれ以前のＲＦＳＩ−１のレベルがラッチされる
。従っテＰ ＲＯカロー・レベルになった以降、’ＲＦ
’ＳＨのリセットが可能である。ＲＦＩがノーイ・レベ
ル［、ＰＲ１７５Ｅロー・レベルになると、節点Ｎａが
ロー・レベルになり、トランジスタＴ４が遮断状態にな
る。またＰＲＩがロー・レベルになってトランジスタＴ
１９が遮断状態になると節点Ｎ６にはハイ・レベルが保
持され、トランジスタＴ２０は依然として導通状態が続
き、従って節点Ｎｄがハイ・レベルになりトランジスタ
Ｔ２１．Ｔ２２が導通状態になり、節点Ｎｂ、Ｎｃがロ
ー・レベルになり、トランジスタＴ６が遮断状態になる
。トランジスタＴ４．Ｔ６が共に遮断状態であるからＣ
Ｅ１７− のレベルに関わらずＣＥが再びハイ・レベルになり、メ
インクロックタイミング発生回路が活性化され、ＰＥＤ
がローレベルになり、リフレッシュ動作が開始される。
スタＴ１の導通状態により、ＲＦはローレベルを保持］
〜でいるが、Ｒ，ＰＳＨがロー、レベルになった時点で
ＲＦがハイ・レベルになる。ｔ５以降のＲＦＳＨのセッ
トに対する各節点のレベル変化は第７図において一点鎖
線で示す。ＲＦがノ１イ・レベルになると、リフレッシ
−クロックタイミング発生回路が活性化され、ＲＦＩが
ノーイ・レベルになり、ＰＲＯ，ＰＲＩがロー・レベル
にガる。ＰＲ，０がローレベルになると、トランスファ
・ケート・トランジスタＴ７が遮断状態になり、節点Ｎ
ｉにはそれ以前のＲＦＳＩ−１のレベルがラッチされる
。従っテＰ ＲＯカロー・レベルになった以降、’ＲＦ
’ＳＨのリセットが可能である。ＲＦＩがノーイ・レベ
ル［、ＰＲ１７５Ｅロー・レベルになると、節点Ｎａが
ロー・レベルになり、トランジスタＴ４が遮断状態にな
る。またＰＲＩがロー・レベルになってトランジスタＴ
１９が遮断状態になると節点Ｎ６にはハイ・レベルが保
持され、トランジスタＴ２０は依然として導通状態が続
き、従って節点Ｎｄがハイ・レベルになりトランジスタ
Ｔ２１．Ｔ２２が導通状態になり、節点Ｎｂ、Ｎｃがロ
ー・レベルになり、トランジスタＴ６が遮断状態になる
。トランジスタＴ４．Ｔ６が共に遮断状態であるからＣ
Ｅ１７− のレベルに関わらずＣＥが再びハイ・レベルになり、メ
インクロックタイミング発生回路が活性化され、ＰＥＤ
がローレベルになり、リフレッシュ動作が開始される。
このとき、節点Ｎｇ、 Ｎｈ、 Ｎｊ。
Ｎｋ Ｕローレベルになす、トランジスタＴ１６゜Ｔ１
７ は共に遮断状態であるが節点Ｎｆにはローレベル
が保持されている。 ｔ７でリフレッシュ終了確認信号
が発生されると、トランジスタＴ２３が導通状態になり
、節点Ｎｍがハイ・レベルになり、節点Ｎｅがハイ・レ
ベルになり、トランジスタＴ２が導通状態になる。従っ
てＲＦがロー・レベルになり、ＲＦｌがロー・レベルに
、ｐＨ，Ｏ。
７ は共に遮断状態であるが節点Ｎｆにはローレベル
が保持されている。 ｔ７でリフレッシュ終了確認信号
が発生されると、トランジスタＴ２３が導通状態になり
、節点Ｎｍがハイ・レベルになり、節点Ｎｅがハイ・レ
ベルになり、トランジスタＴ２が導通状態になる。従っ
てＲＦがロー・レベルになり、ＲＦｌがロー・レベルに
、ｐＨ，Ｏ。
ＰＲＩがハイ・レベルになる。ＰＲＯがハイ・レベルに
なって、トランジスタＴ７が導通状態になったとき、Ｉ
（、ＦＳＨがローレベルであれば節点Ｎｅはハイ・レベ
ル全保持するが、ＲＦＳＨが〕・イ・レベルになるト、
トランジスタＴ２４が導通状態になって節点Ｎｅがロー
・レベルになり、トランジスタＴ２が遮断状態になるが
、トランジスタＴ１が導通状態になっているのでＲＦは
ローレベル状態１８− 全保持する。従って、ＲＰＥＤの発生以降、 ＲＦＳＩ
（のレベルに関わらず、ＲＦはロー・レベルｒ保持され
る。ＲＦ Ｅ Ｄがハイ・レベルになると、節点Ｎｅ。
なって、トランジスタＴ７が導通状態になったとき、Ｉ
（、ＦＳＨがローレベルであれば節点Ｎｅはハイ・レベ
ル全保持するが、ＲＦＳＨが〕・イ・レベルになるト、
トランジスタＴ２４が導通状態になって節点Ｎｅがロー
・レベルになり、トランジスタＴ２が遮断状態になるが
、トランジスタＴ１が導通状態になっているのでＲＦは
ローレベル状態１８− 全保持する。従って、ＲＰＥＤの発生以降、 ＲＦＳＩ
（のレベルに関わらず、ＲＦはロー・レベルｒ保持され
る。ＲＦ Ｅ Ｄがハイ・レベルになると、節点Ｎｅ。
Ｎｄがロー・レベルになり、トランジスタＴ２１゜Ｔ２
２ は遮断状態になり、節点Ｎｃは）１イ・レベルに
なる。またＰＲｔがハイ・レベル、ＲＦ’ｌがロー・レ
ベルであるかう節点Ｎａはハイ・レベルである。このと
きＣＥがロー・レベルであれば、ＨＡ Ｎｂはハイ・レ
ベルになｐｌ トランジスタＴ６が導通状態になるので
、ＣＥはロー・レベルになる。ＣＥがハイ・レベルであ
れば、節点Ｎｂはロー・レベルで、トランジスタＴ６は
遮断状態であるが、節点Ｎａがハイ・レベルであるので
、トランジスタＴ４．Ｔ５が共に導通状態に々す、ＣＥ
はローレベルになる。従って几ＦＥＤが発生されたｔ７
以降ＣＥのレベルに関わらず記憶装置ｘｔはプリチャー
ジ状態になり、その後、プリチャージ終了確認信号が発
生されて、ｔｏのときと同じ状態に戻Ｌ ＣＥ、 Ｔ’
ｌ、ＦＳｆ−ｒ ｔハイ・レベルにして次のアクセス
を持つ。書き込み動作の場合については、１’ｊＥＤが
ＷＥＤに変れるだけで、時刻による内部のレベル変化は
読み出し動作の場合と同様である。
２ は遮断状態になり、節点Ｎｃは）１イ・レベルに
なる。またＰＲｔがハイ・レベル、ＲＦ’ｌがロー・レ
ベルであるかう節点Ｎａはハイ・レベルである。このと
きＣＥがロー・レベルであれば、ＨＡ Ｎｂはハイ・レ
ベルになｐｌ トランジスタＴ６が導通状態になるので
、ＣＥはロー・レベルになる。ＣＥがハイ・レベルであ
れば、節点Ｎｂはロー・レベルで、トランジスタＴ６は
遮断状態であるが、節点Ｎａがハイ・レベルであるので
、トランジスタＴ４．Ｔ５が共に導通状態に々す、ＣＥ
はローレベルになる。従って几ＦＥＤが発生されたｔ７
以降ＣＥのレベルに関わらず記憶装置ｘｔはプリチャー
ジ状態になり、その後、プリチャージ終了確認信号が発
生されて、ｔｏのときと同じ状態に戻Ｌ ＣＥ、 Ｔ’
ｌ、ＦＳｆ−ｒ ｔハイ・レベルにして次のアクセス
を持つ。書き込み動作の場合については、１’ｊＥＤが
ＷＥＤに変れるだけで、時刻による内部のレベル変化は
読み出し動作の場合と同様である。
以上説明したように、各動作終了確認信号全発生させ、
第５図、第６図に示すような回路を用いルト、メイン・
クロックタイミング発生回路による活性化信号Ｒ，Ａ
Ｄの発生以降、ａＦ’ｓｎのセットが可能であり、読み
出し或いは書き込み動作が終了し、その終了確認信号が
発生されれば、ＣＢのレベルに関わらず、自動的にプリ
チャージ状態になるので、その後のＣＥのリセット時刻
は任意であり、プリチャージ終了確認信号が発生された
とき、ＲＦＳＩ（ＪＺロー・レベルであれば、自動的に
リフレッシュが始まり、ＲＦＳＩ−Ｉがハイ・レベルで
あれば、ロー・レベルになった時点でリンレッジ−が始
まる。Ｐｌ（０がロー・レベルになった以降Ｒ）’ＳＩ
Ｉのリセット時刻は任意であり、リフレッシ−終了確認
信号が発生されれば、ＣＥのレベルに関わらず再び自動
的にプリチャージ状態に戻る。以上説明したように本発
明により、アクセス期間中はＲＦＳＩ−１をハイ・レベ
ルに保ち、アクセスの後ＣＥｉノ為イ・レベルにしてリ
フレッシュのためのプリチャージ全行ない、リフレッシ
ュを行なうために、ＣＢ’ｚハイ・レベルに保ち、ＲＦ
ＳＩ１だけにロー、レベルにしなければならないという
従来のよう々制約はなくなり、ＣＥのリセット時刻、Ｒ
，ＦＳＨのセット時刻の自由度が増加するとＡう効果が
生じる。
第５図、第６図に示すような回路を用いルト、メイン・
クロックタイミング発生回路による活性化信号Ｒ，Ａ
Ｄの発生以降、ａＦ’ｓｎのセットが可能であり、読み
出し或いは書き込み動作が終了し、その終了確認信号が
発生されれば、ＣＢのレベルに関わらず、自動的にプリ
チャージ状態になるので、その後のＣＥのリセット時刻
は任意であり、プリチャージ終了確認信号が発生された
とき、ＲＦＳＩ（ＪＺロー・レベルであれば、自動的に
リフレッシュが始まり、ＲＦＳＩ−Ｉがハイ・レベルで
あれば、ロー・レベルになった時点でリンレッジ−が始
まる。Ｐｌ（０がロー・レベルになった以降Ｒ）’ＳＩ
Ｉのリセット時刻は任意であり、リフレッシ−終了確認
信号が発生されれば、ＣＥのレベルに関わらず再び自動
的にプリチャージ状態に戻る。以上説明したように本発
明により、アクセス期間中はＲＦＳＩ−１をハイ・レベ
ルに保ち、アクセスの後ＣＥｉノ為イ・レベルにしてリ
フレッシュのためのプリチャージ全行ない、リフレッシ
ュを行なうために、ＣＢ’ｚハイ・レベルに保ち、ＲＦ
ＳＩ１だけにロー、レベルにしなければならないという
従来のよう々制約はなくなり、ＣＥのリセット時刻、Ｒ
，ＦＳＨのセット時刻の自由度が増加するとＡう効果が
生じる。
第１図は従来の本発明音用いない場合のメインクロック
ＣＢとリフレッシュ制御信号Ｉｔ、Ｉｉ’５Ｉ−１との
タイミングを示す図、第２図は本発明を用いた場合のメ
インクロックとリフレッシュ制御（Ｎ 号ＲＩｉ”ＳＨ
とのタイミングを示す図、第３南は本発明であるリフレ
ッシュクロックタイミング発生回路、及びメインクロッ
クタイミング発生回路の制御の為の論理図、第４図は第
３図における各入力波形、及び各出力波形を、読み出し
動作の場合について示す図、第５図、第６図は本発明ｉ
Ｎ−チャンネルＭＯ８Ｉ−ランジスタ會用いて実現する
一方法を示す図、第７図Ｐｌ−１：第５図、第６図に示
した回路で、−２］− 読み出し動作とそれに続くリフレッシュ動作の場合の各
入力波形と各節点の動作波形を示す図である。 Ｔ１〜ＴＯ・・・・・・トランジスタ。 ２２− 第 ３ 図
ＣＢとリフレッシュ制御信号Ｉｔ、Ｉｉ’５Ｉ−１との
タイミングを示す図、第２図は本発明を用いた場合のメ
インクロックとリフレッシュ制御（Ｎ 号ＲＩｉ”ＳＨ
とのタイミングを示す図、第３南は本発明であるリフレ
ッシュクロックタイミング発生回路、及びメインクロッ
クタイミング発生回路の制御の為の論理図、第４図は第
３図における各入力波形、及び各出力波形を、読み出し
動作の場合について示す図、第５図、第６図は本発明ｉ
Ｎ−チャンネルＭＯ８Ｉ−ランジスタ會用いて実現する
一方法を示す図、第７図Ｐｌ−１：第５図、第６図に示
した回路で、−２］− 読み出し動作とそれに続くリフレッシュ動作の場合の各
入力波形と各節点の動作波形を示す図である。 Ｔ１〜ＴＯ・・・・・・トランジスタ。 ２２− 第 ３ 図
Claims (1)
- ラッチ回路、第１のゲート回路、及び第２のゲート回路
の出力音、それぞれリフレッシュクロックタイミング発
生回路の第１のトランジスタのゲート、第２のトランジ
スタのゲート、第３のトランジスタのゲートに接続し、
第３のゲート回路、及び第４のゲート回路の出力音それ
ぞれ、メインクロックタイミング発生回路の第１のトラ
ンジスタのゲート、第２のトランジスタのゲートに接続
し、ラッチ回路によって外部リフレッシ−制御信号をラ
ッチすることにより、リフレッシュ動作中のリフレッシ
ュ制御信号のリセットヲ可能にし、第１のゲート回路に
より、メインクロックタイミング発生回路による第１の
活性化信号からプリチャージ終了確認信号壕での期間、
リフレッシュクロックタイミング発生回路をリセット状
態に保ち、その期間におけるリフレッシ−制御信号のセ
ット全可能にし、読み出し、書き込み、及びリフレッシ
−終了の後外部メイン・クロックがハイ・レベルであれ
ば第３のゲート回路により、ローレベルであれば上記各
動作終了確認信号全党けた第４のゲート回路により、メ
インクロックタイミング発生回路をリセット状態に戻す
ことにより、外部メインクロックのレベルに関わらず、
自動的にプリチャージ状態に橙ることを可能にしたこと
全特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142740A JPS5845693A (ja) | 1981-09-10 | 1981-09-10 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56142740A JPS5845693A (ja) | 1981-09-10 | 1981-09-10 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5845693A true JPS5845693A (ja) | 1983-03-16 |
Family
ID=15322472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56142740A Pending JPS5845693A (ja) | 1981-09-10 | 1981-09-10 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227293A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
-
1981
- 1981-09-10 JP JP56142740A patent/JPS5845693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61227293A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
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