JPH1064269A - メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 - Google Patents
メモリ装置用ライトリカバリ保障回路及び動作信号制御方法Info
- Publication number
- JPH1064269A JPH1064269A JP9159806A JP15980697A JPH1064269A JP H1064269 A JPH1064269 A JP H1064269A JP 9159806 A JP9159806 A JP 9159806A JP 15980697 A JP15980697 A JP 15980697A JP H1064269 A JPH1064269 A JP H1064269A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- write recovery
- external signal
- output
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
イトリカバリ保障回路を提供すること。 【解決手段】 ライトリカバリ信号を利用してライト動
作中の時には外部から入力される次の命令を所定時間の
間ラッチさせた後、ライト動作が完璧に行われた直後に
外部命令をアクティブさせるため、外部信号とライトリ
カバリ信号を入力し、ライトリカバリ信号の状態に応じ
て外部信号を出力する外部信号出力部と、外部信号とラ
イトリカバリ信号を入力にし、ライトリカバリ動作中の
時に外部信号が入力されるとこれをラッチして外部信号
の出力を制御する外部信号ラッチ部と、ライトリカバリ
信号を入力し、外部信号ラッチ部にラッチされた外部信
号を出力するためのパルスを提供するパルス提供部とを
含むメモリ装置用ライトリカバリ保障回路。
Description
Mのライト動作に関し、特にライト動作完了後、次の命
令遂行に要する遅延時間を短縮させ、シンクロナスDR
AMの全体的な動作速度を向上させたメモリ装置用ライ
トリカバリ保障回路とその動作信号制御方法に関する。
にデータを書き込もうとする時には、書き込みが行われ
た後に一定期間の遅延時間が置かれる。これは、データ
が書き込まれる前にプリチャージ動作信号により誤デー
タが入力されることを防止するためである。
る各信号の一般的なタイミング図である。ライト動作信
号により、メモリ セルにデータを書き込むライト動作
が始まれば、データ入出力(DQ)ラインを介してメモ
リ セルに書き込まれる入力データ(図1(D))が入
力される。このように入力されるデータはライト信号が
イネーブルされている間、セルに書き込まれる。
チャージ信号(PCG(precharge)、PCG
−en(precharge enable))(図1
(C)、(B))が入力される。
ジ信号は一定期間の遅延時間後に印加されることが好ま
しい。
らつぎのプリチャージ時点までの遅延時間を表し、T2
はそのプリチャージ時点から動作時点までの遅延時間を
表している。また、tWR.minはライトリカバリ時
間を表し、tRP.minはローアドレスストーブプリ
チャージ時間(ラス プリチャージ時間)を表してい
る。
のためのアクティブ周期が始まるが、この遅延で要する
時間を詳細に説明すれば下記の通りである。
n)が(n−1)・tCLK<tWR.min<n・t
CLKとすれば、最終ライト動作から次のプリチャージ
までの遅延時間T1はT1=n・tCLKでなければな
らず、これに従い(n・tCLK)−(tWR.mi
n)の時間が遅延する。
前記と同様でり、ラス プリチャージ時間(tRP.m
in)が(m−1)・tCLK<tRP.min<m・
tCLKであれば、プリチャージからアクティブまでの
T2はT2=m・tCLKでなければならず、これに従
い(m・tCLK)−(tRP.min)の時間が遅延
する。
動作からつぎにアクティブまでの全ての遅延時間は
{(n・tCLK)−(tWR.min)}+{(m・
tCLK)−(tRP.min)}→{(n+m)・t
CLK}−(tRP.min+tWR.min)時間の
ディレイを要する。
RAMにおいては不可避な時間であり、ライト動作後入
力されるプリチャージ信号の入力タイミングは、製造業
者により定められ、使用者はその指示に従ってチップを
動作させる。
DRAMが動作するにおいて全体的なDRAMの動作速
度を低下させる一つの要因として作用している。
動作に所要する遅延時間を最小限に減少させることによ
り、全体的なDRAMの動作速度を向上させることを目
的とする。
め、本発明はライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するためのメモリ装置用
ライトリカバリ保障回路およびその動作信号制御方法を
提供する。
なライト動作を保障するための所定幅のパルス信号であ
るライトリカバリ信号とを受信した後、ライトリカバリ
信号の動作状態に応じて外部信号の出力を決定するた
め、ライトリカバリ信号が動作状態である間に外部信号
が入力されると、外部信号をラッチした後ライトリカバ
リ信号が非動作状態に転移されると外部信号を出力し、
ライトリカバリ信号が非動作状態である間に外部信号が
入力されると、外部信号をラッチさせずに出力するメモ
リ装置の動作信号制御方法を提供する。
から所定の遅延時間が過ぎた後プリチャージ信号を入力
するのではなく、ライトリカバリ動作が必要な時と不要
な時を区別できるライトリカバリ回路を提供する。
入力されるプリチャージ信号を入力すると共に出力する
こともあり、入力されたプリチャージ信号をラッチさせ
てから出力することもある。
バリ回路は、ライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するため、外部信号とラ
イトリカバリ信号を入力にしてライトリカバリ信号の状
態に応じて外部信号を出力する外部信号出力部と、外部
信号とライトリカバリ信号とを入力し、ライトリカバリ
動作中の場合に外部信号が入力されるとこれをラッチし
て外部信号の出力を制御する外部信号ラッチ部と、ライ
トリカバリ信号を入力し、外部信号ラッチ部にラッチさ
れた外部信号を出力するためのパルスを提供するパルス
提供部を含むことを特徴とする。
所は添付の図面と関連した次の詳細な説明を介し一層明
らかになるだろう。
る方式を概念的に説明するためのタイミング図で、ライ
ト動作後に入力されるプリチャージ信号と遅延に要する
時間を表わしたものである。
合わせたライト動作信号に従いセルに対してライト動作
が始まれば、データ入出力(DQ)ラインを介してセル
に書き込まれる入力データ(図2(E))が入力され
る。このデータはライト信号がイネーブルされている
間、セルに書き込まれる。
にプリチャージ信号(PCG−en)(図2の(C))
が入力され、この信号はライトリカバリ信号(WR)
(図2(B))のアクティブ状態に応じて、直ちに出力
されるか、または、所定時間遅延された後に出力され
る。
ライトリカバリ信号(WR)(図2(B))がアクティ
ブ状態であれば、プリチャージ信号(PCG−en)
(図2の(C))はディスエーブル状態にラッチされて
いるようになる。
スエーブルになればプリチャージ信号が所定時間遅延の
後、アクティブされてプリチャージ信号(I−PCG)
として出力されるのである。
‘T3’で表記されている部分をT3=k・tCLKと
し、tWR.minとtRP.min範囲を(k−1)
・tCLK<tWR.min+tRP.min<k・t
CLKとする場合、遅延する時間はk・tCLK−(t
WR.min+tRP.min)になる。
た遅延時間を表わすn、mと本発明での遅延時間を表わ
すkは次の通りである。
よる遅延時間を比較してみれば、従来は{(n+m)・
tCLK}−(tRP.min+tWR.min)であ
り、本発明ではk・tCLK−(tWR.min+tR
P.min)であり、k≦m+nであるので本発明のよ
うに回路を動作させれば遅延時間を最小限に低減するこ
とができる。
うにするライトリカバリ保障回路の構成を図3に示す。
プリチャージ信号(PCG−en)とライトリカバリ信
号(WR)を入力し、ライトリカバリ信号の状態に応じ
てプリチャージ信号(I−PCG)を出力するプリチャ
ージ信号出力部(10)と、プリチャージ信号(PC
G)とライトリカバリ信号(WR)を入力するものであ
り、ライトリカバリ動作中の場合にプリチャージ信号が
入力されるとこれをラッチしてプリチャージ信号の出力
を制御する外部信号ラッチ部(20)と、ライトリカバ
リ信号を入力にし、外部信号ラッチ部(20)にラッチ
されたプリチャージ信号を出力するためのパルスを提供
するパルス提供部(30)とを含む。
バータ(INV1)を介したライトリカバリ信号(W
R)を入力するNMOSトランジスタ(N1)と、これ
に直列に接続し、プリチャージ信号(PCG−en)を
それぞれのゲートに入力するPMOSトランジスタ(P
1)及びNMOSトランジスタ(N2)と、PMOSト
ランジスタ(P1)に接続し、パルス提供部(30)の
ノード(2)の出力をゲート端で入力されるPMOSト
ランジスタ(P2)と、ノード(1)で出力する信号を
反転させ、最終プリチャージ信号(I−PCG)に出力
するインバータ(INV2)、及びインバータ(INV
2)から帰還した信号をゲート入力にするPMOSトラ
ンジスタ(P3)を含む。
の出力と、複数個のインバータ(INV3〜INV5)
を経たノード(2)の信号とを入力するノアーゲート
(NOR1)と、ノアーゲート(NOR1)の出力を反
転させるインバータ(INV6)と、インバータ(IN
V6)のノード(4)出力をゲートに入力するPMOS
トランジスタ(P4)と、プリチャージ信号(PCG)
をゲートに入力するNMOSトランジスタ(N3)と、
NMOSトランジスタ(N3)と直列に接続され、ライ
トリカバリ信号(WR)をゲートに入力するNMOSト
ランジスタ(N4)と、PMOSトランジスタ(P4)
の出力であるノード(5)の出力を反転させるインバー
タ(INV7)と、インバータ(INV7)から帰還し
た出力を再び反転させ、インバータ(INV7)に出力
するインバータ(INV8)と、インバータ(INV
7)の出力であるノード(6)の出力をゲートに入力す
るNMOSトランジスタ(N5)を含む。
号(WR)と、複数個のインバータ(INV9〜INV
11)を経た信号を入力するノアーゲート(NOR2)
と、ノアーゲート(NOR2)の出力であるノード
(2)の信号をゲートに入力するNMOSトランジスタ
(N6)を含む。
MOSトランジスタ(N6)のオン/オフ動作に従いプ
リチャージ信号を出力し、又は遮断する。
トリカバリ保障回路の動作過程を説明すれば下記の通り
である。
は、セルにデータを書き込んだ後、従来技術において言
及したように一定時間後にプリチャージ信号を入力する
ようになっているが、本発明では、ライトリカバリ信号
(WR)を利用してライト動作中の場合には何等かの外
部信号、例えばプリチャージ信号が入力されるとこの信
号をラッチさせてから完璧にライト動作が行われた後、
外部信号が動作できるようにする役割を果すものであ
り、ライトリカバリ信号(WR)が‘ハイ’状態の時に
外部信号をラッチし、‘ロー’状態の時には既存と同様
な状態の回路で動作するようにする。
状態に従い、本発明回路が動作する状態を表わしたタイ
ミング図は図4に示した通りであり、本発明回路動作を
このタイミング図を見ながら詳細に説明する。
信号(WR)が‘ロー’状態の時、各ノードの信号状態
を見れば、プリチャージ信号出力部(10)のNモスト
ランジスタ(N1)はインバータ(INV1)を介した
‘ハイ’信号を印加されてターンオンされる。この時の
プリチャージ信号は‘ロー’状態なのでPMOSトラン
ジスタ(P1)はターンオンされ、PMOSトランジス
タ(P1)と連結されたNMOSトランジスタ(N2)
はターンオフされる。
MOSトランジスタ(P2)は、‘ロー’状態のライト
リカバリ信号(WR)と、この信号を複数個のインバー
タ(INV9〜INV11)を経て‘ハイ’状態となっ
た信号とが入力されるノアーゲート(NOR2)の出力
が‘ロー’状態なので、‘ロー’値を入力されてターン
オンされ、これに従いノード(1)の状態は‘ハイ’と
なる。
介し再び‘ロー’状態になり、最終的なプリチャージ信
号(I−PCG)ではディスエーブルされた状態として
出力される。
リ信号(WR)が‘ハイ’状態の時に外部信号が入力さ
れた場合には、これをラッチさせてからライト動作が完
璧になされた後、外部信号のラッチを解除する動作をす
る。すなわち、ライトリカバリ信号(WR)が‘ハイ’
であればプリチャージ信号出力部(10)のNMOSト
ランジスタ(N1)は、インバータ(INV1)を経た
ライトリカバリ信号(WR)を提供されるためターンオ
フされ、この際プリチャージ信号(PCG)が‘ハイ’
に入力されるとPMOSトランジスタ(P1)はオフさ
れ、NMOSトランジスタ(N2)はターンオンされ
る。
なり、最終的なプリチャージ信号(I−PCG)はディ
スエーブルされた信号として出力される。
は、ライトリカバリ信号(WR)と複数個のインバータ
(INV9〜INV11)を経た‘ロー’状態のライト
リカバリ信号(WR)とを入力するノアーゲート(NO
R2)の出力が‘ロー’となり、これと同様な状態の入
力であるノアーゲート(NOR1)の出力も‘ロー’状
態となり、その信号はインバータ(INV6)を経てP
MOSトランジスタ(P4)をターンオフさせる。
NMOSトランジスタ(N4)はライトリカバリ信号
(WR)が全て‘ハイ’状態のためターンオンされノー
ド(5)の信号状態は‘ロー’状態となり、これに従い
NMOSトランジスタ(N5)はターンオンされ、この
ターンオンされた状態はインバータ(INV7)と、イ
ンバータ(INV8)により一定期間保持される。
イト直後に外部信号(PCG)が入力されると、ライト
動作が完璧に行われないことを防止するためライトリカ
バリ信号(WR)をアクティブさせてプリチャージ信号
(PCG)のアクティブ状態を遅延させる。
R)が‘ロー’にディスエーブルされ、プリチャージ信
号(PCG)も又‘ロー’にディスエーブルされると、
パルス提供部(30)のノード(2)状態はノアーゲー
ト(NOR2)に‘ロー’状態のライトリカバリ信号
(WR)と、複数個のインバータ(INV9〜INV1
1)を介し所定時間遅延された直前段階の‘ロー’状態
の信号が同時に入力され‘ハイ’値が出力されることに
なる。
状態は直前段階と同様にNMOSトランジスタ(N5)
がターンオンされた状態である。従って、パルス提供部
(30)のNMOSトランジスタ(N6)と、外部信号
ラッチ部(20)のNMOSトランジスタ(N5)が同
時にターンオンされプリチャージ信号出力部(10)の
ノード(1)の‘ハイ’状態信号が接地端に流れるよう
になり、結果的にノード(1)の状態は‘ロー’となり
インバータ(INV2)を経た‘ハイ’信号が最終的な
プリチャージ信号(I−PCG)として出力される。
のアクティブを表わし、これによりライト動作が完全に
なされた後、プリチャージ信号がアクティブされ次のラ
イト及び他の動作を行うことができるプリチャージ状態
を保持することになる。
クティブ状態のプリチャージ信号を回路的にラッチさせ
てからライト動作後の一定時間が過ぎた後、アクティブ
させるようにする。即ち、ライト動作が完了した後、プ
リチャージ信号(PRE)をアクティブさせビットライ
ンをプリチャージ状態にする。
後、入力できる全ての外部信号(本発明ではプリチャー
ジ信号を例として説明した)、例えばリード アクティ
ブ信号等のような他の全ての命令等も本発明のようにラ
イト動作を認識するライトリカバリ信号(WR)と組合
せて用いれば、種々な回路を設計することができるのは
勿論である。
ライト動作後、プリチャージ時間から次のアクティブ時
間までに要する時間を最大限に低減して全体的なデータ
のアクセス時間を向上させる利点がある。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は以下の特許請
求の範囲に属するものと見なすべきである。
イミング図。
の流れを表わすタイミング図。
回路図。
Claims (6)
- 【請求項1】 ライト動作中、又はライト動作後に入力
される所定外部信号の遅延を制御するためのメモリ装置
用ライトリカバリ保障回路において、 前記外部信号とライトリカバリ信号を入力し、前記ライ
トリカバリ信号の状態に応じて前記外部信号を出力する
外部信号出力部と、 前記外部信号と前記ライトリカバリ信号を入力し、ライ
トリカバリ動作中の場合に、前記外部信号が入力される
とこれをラッチして前記外部信号の出力を制御する外部
信号ラッチ部と、 前記ライトリカバリ信号を入力し、前記外部信号ラッチ
部にラッチされた外部信号を出力するためパルスを提供
するパルス提供部を含むことを特徴とするメモリ装置用
ライトリカバリ保障回路。 - 【請求項2】 前記外部信号出力部はライトリカバリ信
号の反転信号をゲートに受信する第1NMOSトランジ
スタと、 この第1NMOSトランジスタに直列に接続され前記外
部信号をゲートにそれぞれ受信する第1PMOSトラン
ジスタ及び第2NMOSトランジスタと、 前記第1PMOSトランジスタに接続され、前記パルス
提供部の出力信号を受信するゲート端子と、電源電圧に
連結されたソース端子とを有する第2PMOSトランジ
スタと、 互いに直列連結された前記第1PMOSトランジスタ
と、第2NMOSトランジスタの共通端子から出力され
る信号を反転させるインバータと、 前記インバータで帰還された信号を、ゲート入力にする
第3PMOSトランジスタとを含むことを特徴とする請
求項1記載のメモリ装置用ライトリカバリ保障回路。 - 【請求項3】 前記外部信号ラッチ部は前記パルス提供
部の出力信号と、一つ以上の奇数個インバータを通過し
た前記パルス提供部の出力信号を受信するノアーゲート
と、 前記ノアーゲートの出力を反転させる第1インバータ
と、 前記第1インバータの出力を受信するゲートと、電源電
圧に連結されたソースを有する第1PMOSトランジス
タと、 外部信号をゲートに受信する第1NMOSトランジスタ
と、 前記第1NMOSトランジスタと直列に接続され、前記
ライトリカバリ信号をゲートに受信する第2NMOSト
ランジスタと、 前記第1PMOSトランジスタのドレインで出力される
信号の反転信号をラッチして出力するラッチ回路と、 前記ラッチ回路の出力信号をゲートに受信する第3NM
OSトランジスタと、を含むことを特徴とする請求項1
記載のメモリ装置用ライトリカバリ保障回路。 - 【請求項4】 前記パルス提供部は前記ライトリカバリ
信号と、一つ以上の奇数個インバータを経た前記ライト
リカバリ信号を受信するノアーゲートと、 前記ノアーゲートの出力信号をゲートに受信し、前記外
部信号の出力を制御するNMOSトランジスタとを含む
ことを特徴とする請求項1記載のメモリ装置用ライトリ
カバリ保障回路。 - 【請求項5】 ライトリカバリ信号が動作状態である間
に外部信号が入力すると、前記外部信号をラッチした後
前記ライトリカバリ信号が非動作状態に転移すれば前記
外部信号を出力させる段階と、 前記ライトリカバリ信号が非動作状態の間に前記外部信
号が入力すると、前記外部信号をラッチさせず出力させ
る段階を備え、 ライト動作中、又はライト動作後に入力する前記外部信
号が所定時間遅延されるようにして前記ライト動作を行
うことを特徴とするメモリ装置の動作信号制御方法。 - 【請求項6】 前記外部信号は、メモリ装置のビットラ
インをプリチャージさせるためのプリチャージ イネー
ブル信号であることを特徴とする請求項5記載のメモリ
装置の動作信号制御方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR96-24279 | 1996-06-27 | ||
KR1019960024279A KR100225947B1 (ko) | 1996-06-27 | 1996-06-27 | 라이트 리커버리 보장 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1064269A true JPH1064269A (ja) | 1998-03-06 |
JP2908776B2 JP2908776B2 (ja) | 1999-06-21 |
Family
ID=19463739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9159806A Expired - Fee Related JP2908776B2 (ja) | 1996-06-27 | 1997-06-17 | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5781501A (ja) |
JP (1) | JP2908776B2 (ja) |
KR (1) | KR100225947B1 (ja) |
GB (1) | GB2314652B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6353573B1 (en) | 1999-05-14 | 2002-03-05 | Nec Corporation | Clock synchronization semiconductor memory device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100487522B1 (ko) | 2002-04-01 | 2005-05-03 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 |
KR100699406B1 (ko) * | 2006-01-23 | 2007-03-23 | 삼성전자주식회사 | 기입 회복 시간 제어회로 및 그 제어방법 |
KR101958855B1 (ko) | 2012-08-31 | 2019-03-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4110840A (en) * | 1976-12-22 | 1978-08-29 | Motorola Inc. | Sense line charging system for random access memory |
US4580246A (en) * | 1983-11-02 | 1986-04-01 | Motorola, Inc. | Write protection circuit and method for a control register |
US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
US5359722A (en) * | 1990-07-23 | 1994-10-25 | International Business Machines Corporation | Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM |
JPH05128866A (ja) * | 1991-10-31 | 1993-05-25 | Toshiba Corp | ランダムアクセスメモリの書き込み、読出し制御回路 |
JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR0122099B1 (ko) * | 1994-03-03 | 1997-11-26 | 김광호 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
JP3252678B2 (ja) * | 1995-10-20 | 2002-02-04 | 日本電気株式会社 | 同期式半導体メモリ |
KR970029803A (ko) * | 1995-11-03 | 1997-06-26 | 김광호 | 반도체 메모리장치의 프리차지 회로 |
-
1996
- 1996-06-27 KR KR1019960024279A patent/KR100225947B1/ko not_active IP Right Cessation
-
1997
- 1997-06-05 GB GB9711659A patent/GB2314652B/en not_active Expired - Fee Related
- 1997-06-17 JP JP9159806A patent/JP2908776B2/ja not_active Expired - Fee Related
- 1997-06-26 US US08/883,379 patent/US5781501A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6353573B1 (en) | 1999-05-14 | 2002-03-05 | Nec Corporation | Clock synchronization semiconductor memory device |
US6483579B2 (en) | 1999-05-14 | 2002-11-19 | Nec Corporation | Clock synchronization semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
GB9711659D0 (en) | 1997-08-06 |
JP2908776B2 (ja) | 1999-06-21 |
GB2314652B (en) | 2000-07-19 |
GB2314652A (en) | 1998-01-07 |
KR980004990A (ko) | 1998-03-30 |
US5781501A (en) | 1998-07-14 |
KR100225947B1 (ko) | 1999-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5555526A (en) | Synchronous semiconductor memory device having an auto-precharge function | |
JPS59178685A (ja) | 半導体記憶回路 | |
JP2007128640A (ja) | Sramデバイスの同じサイクルにおける読出動作及び書込動作の実行 | |
KR100557590B1 (ko) | 반도체 메모리 장치의 오토 리프레시 제어회로 | |
JPH07262777A (ja) | データ出力バッファ | |
JP2001006366A (ja) | 同期式メモリ装置及びこれのデ−タ書き込み方法 | |
JPH1166851A (ja) | クロックシフト回路装置、クロックシフト回路およびこれを用いた同期型半導体記憶装置 | |
JP2000030456A (ja) | メモリデバイス | |
US6636443B2 (en) | Semiconductor memory device having row buffers | |
KR100573828B1 (ko) | 셀데이터의 손실을 방지하기 위한 반도체 메모리 소자 | |
US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
JP2908776B2 (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
USRE36532E (en) | Synchronous semiconductor memory device having an auto-precharge function | |
KR0157289B1 (ko) | 컬럼 선택 신호 제어회로 | |
JP2000322887A (ja) | 書込みインタラプト書込み機能を有する同期式dram半導体装置 | |
US6215711B1 (en) | Row address strobe signal generating device | |
JPH10188561A (ja) | 半導体メモリ装置のデータ出力バッファ | |
KR960003530B1 (ko) | 반도체 기억장치 | |
KR0142405B1 (ko) | 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치 | |
JP2979185B2 (ja) | ブロックライト制御機能を有するシンクロナスグラフィックram | |
JPH0482081A (ja) | 半導体記憶装置 | |
KR100557572B1 (ko) | 전력소모를 방지한 데이터 리프레쉬 입력장치 | |
KR20010058996A (ko) | 반도체메모리장치의 오토프리차지 수행 회로 | |
US6246633B1 (en) | Semiconductor memory device permitting stabilized operation and high-speed access | |
KR20040090842A (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 15 |
|
LAPS | Cancellation because of no payment of annual fees |