JPH1064269A - メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 - Google Patents
メモリ装置用ライトリカバリ保障回路及び動作信号制御方法Info
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- JPH1064269A JPH1064269A JP9159806A JP15980697A JPH1064269A JP H1064269 A JPH1064269 A JP H1064269A JP 9159806 A JP9159806 A JP 9159806A JP 15980697 A JP15980697 A JP 15980697A JP H1064269 A JPH1064269 A JP H1064269A
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Abstract
(57)【要約】
【課題】 シンクロナスＤＲＡＭの動作速度を高めるラ
イトリカバリ保障回路を提供すること。 【解決手段】 ライトリカバリ信号を利用してライト動
作中の時には外部から入力される次の命令を所定時間の
間ラッチさせた後、ライト動作が完璧に行われた直後に
外部命令をアクティブさせるため、外部信号とライトリ
カバリ信号を入力し、ライトリカバリ信号の状態に応じ
て外部信号を出力する外部信号出力部と、外部信号とラ
イトリカバリ信号を入力にし、ライトリカバリ動作中の
時に外部信号が入力されるとこれをラッチして外部信号
の出力を制御する外部信号ラッチ部と、ライトリカバリ
信号を入力し、外部信号ラッチ部にラッチされた外部信
号を出力するためのパルスを提供するパルス提供部とを
含むメモリ装置用ライトリカバリ保障回路。
イトリカバリ保障回路を提供すること。 【解決手段】 ライトリカバリ信号を利用してライト動
作中の時には外部から入力される次の命令を所定時間の
間ラッチさせた後、ライト動作が完璧に行われた直後に
外部命令をアクティブさせるため、外部信号とライトリ
カバリ信号を入力し、ライトリカバリ信号の状態に応じ
て外部信号を出力する外部信号出力部と、外部信号とラ
イトリカバリ信号を入力にし、ライトリカバリ動作中の
時に外部信号が入力されるとこれをラッチして外部信号
の出力を制御する外部信号ラッチ部と、ライトリカバリ
信号を入力し、外部信号ラッチ部にラッチされた外部信
号を出力するためのパルスを提供するパルス提供部とを
含むメモリ装置用ライトリカバリ保障回路。
Description
【０００１】
【発明の属する技術分野】本発明はシンクロナスＤＲＡ
Ｍのライト動作に関し、特にライト動作完了後、次の命
令遂行に要する遅延時間を短縮させ、シンクロナスＤＲ
ＡＭの全体的な動作速度を向上させたメモリ装置用ライ
トリカバリ保障回路とその動作信号制御方法に関する。
Ｍのライト動作に関し、特にライト動作完了後、次の命
令遂行に要する遅延時間を短縮させ、シンクロナスＤＲ
ＡＭの全体的な動作速度を向上させたメモリ装置用ライ
トリカバリ保障回路とその動作信号制御方法に関する。
【０００２】
【従来の技術】一般に、半導体ＤＲＡＭでは、特定セル
にデータを書き込もうとする時には、書き込みが行われ
た後に一定期間の遅延時間が置かれる。これは、データ
が書き込まれる前にプリチャージ動作信号により誤デー
タが入力されることを防止するためである。
にデータを書き込もうとする時には、書き込みが行われ
た後に一定期間の遅延時間が置かれる。これは、データ
が書き込まれる前にプリチャージ動作信号により誤デー
タが入力されることを防止するためである。
【０００３】図１は、前述したライト動作の際、発生す
る各信号の一般的なタイミング図である。ライト動作信
号により、メモリ セルにデータを書き込むライト動作
が始まれば、データ入出力（ＤＱ）ラインを介してメモ
リ セルに書き込まれる入力データ（図１（Ｄ））が入
力される。このように入力されるデータはライト信号が
イネーブルされている間、セルに書き込まれる。
る各信号の一般的なタイミング図である。ライト動作信
号により、メモリ セルにデータを書き込むライト動作
が始まれば、データ入出力（ＤＱ）ラインを介してメモ
リ セルに書き込まれる入力データ（図１（Ｄ））が入
力される。このように入力されるデータはライト信号が
イネーブルされている間、セルに書き込まれる。
【０００４】前記ライト動作が完了した後、一般にプリ
チャージ信号（ＰＣＧ（ｐｒｅｃｈａｒｇｅ）、ＰＣＧ
−ｅｎ（ｐｒｅｃｈａｒｇｅ ｅｎａｂｌｅ））（図１
（Ｃ）、（Ｂ））が入力される。
チャージ信号（ＰＣＧ（ｐｒｅｃｈａｒｇｅ）、ＰＣＧ
−ｅｎ（ｐｒｅｃｈａｒｇｅ ｅｎａｂｌｅ））（図１
（Ｃ）、（Ｂ））が入力される。
【０００５】この際、前述したように、前記プリチャー
ジ信号は一定期間の遅延時間後に印加されることが好ま
しい。
ジ信号は一定期間の遅延時間後に印加されることが好ま
しい。
【０００６】図１において、Ｔ１は書き込み終了時点か
らつぎのプリチャージ時点までの遅延時間を表し、Ｔ２
はそのプリチャージ時点から動作時点までの遅延時間を
表している。また、ｔＷＲ．ｍｉｎはライトリカバリ時
間を表し、ｔＲＰ．ｍｉｎはローアドレスストーブプリ
チャージ時間（ラス プリチャージ時間）を表してい
る。
らつぎのプリチャージ時点までの遅延時間を表し、Ｔ２
はそのプリチャージ時点から動作時点までの遅延時間を
表している。また、ｔＷＲ．ｍｉｎはライトリカバリ時
間を表し、ｔＲＰ．ｍｉｎはローアドレスストーブプリ
チャージ時間（ラス プリチャージ時間）を表してい
る。
【０００７】このような信号の入力後にさらに他の動作
のためのアクティブ周期が始まるが、この遅延で要する
時間を詳細に説明すれば下記の通りである。
のためのアクティブ周期が始まるが、この遅延で要する
時間を詳細に説明すれば下記の通りである。
【０００８】若し、ライトリカバリ時間（ｔＷＲ．ｍｉ
ｎ）が（ｎ−１）・ｔＣＬＫ＜ｔＷＲ．ｍｉｎ＜ｎ・ｔ
ＣＬＫとすれば、最終ライト動作から次のプリチャージ
までの遅延時間Ｔ１はＴ１＝ｎ・ｔＣＬＫでなければな
らず、これに従い（ｎ・ｔＣＬＫ）−（ｔＷＲ．ｍｉ
ｎ）の時間が遅延する。
ｎ）が（ｎ−１）・ｔＣＬＫ＜ｔＷＲ．ｍｉｎ＜ｎ・ｔ
ＣＬＫとすれば、最終ライト動作から次のプリチャージ
までの遅延時間Ｔ１はＴ１＝ｎ・ｔＣＬＫでなければな
らず、これに従い（ｎ・ｔＣＬＫ）−（ｔＷＲ．ｍｉ
ｎ）の時間が遅延する。
【０００９】さらに、ラス プリチャージ信号の場合も
前記と同様でり、ラス プリチャージ時間（ｔＲＰ．ｍ
ｉｎ）が（ｍ−１）・ｔＣＬＫ＜ｔＲＰ．ｍｉｎ＜ｍ・
ｔＣＬＫであれば、プリチャージからアクティブまでの
Ｔ２はＴ２＝ｍ・ｔＣＬＫでなければならず、これに従
い（ｍ・ｔＣＬＫ）−（ｔＲＰ．ｍｉｎ）の時間が遅延
する。
前記と同様でり、ラス プリチャージ時間（ｔＲＰ．ｍ
ｉｎ）が（ｍ−１）・ｔＣＬＫ＜ｔＲＰ．ｍｉｎ＜ｍ・
ｔＣＬＫであれば、プリチャージからアクティブまでの
Ｔ２はＴ２＝ｍ・ｔＣＬＫでなければならず、これに従
い（ｍ・ｔＣＬＫ）−（ｔＲＰ．ｍｉｎ）の時間が遅延
する。
【００１０】このような各遅延時間に従い、最終ライト
動作からつぎにアクティブまでの全ての遅延時間は
｛（ｎ・ｔＣＬＫ）−（ｔＷＲ．ｍｉｎ）｝＋｛（ｍ・
ｔＣＬＫ）−（ｔＲＰ．ｍｉｎ）｝→｛（ｎ＋ｍ）・ｔ
ＣＬＫ｝−（ｔＲＰ．ｍｉｎ＋ｔＷＲ．ｍｉｎ）時間の
ディレイを要する。
動作からつぎにアクティブまでの全ての遅延時間は
｛（ｎ・ｔＣＬＫ）−（ｔＷＲ．ｍｉｎ）｝＋｛（ｍ・
ｔＣＬＫ）−（ｔＲＰ．ｍｉｎ）｝→｛（ｎ＋ｍ）・ｔ
ＣＬＫ｝−（ｔＲＰ．ｍｉｎ＋ｔＷＲ．ｍｉｎ）時間の
ディレイを要する。
【００１１】このようなディレイ時間は現在使用中のＤ
ＲＡＭにおいては不可避な時間であり、ライト動作後入
力されるプリチャージ信号の入力タイミングは、製造業
者により定められ、使用者はその指示に従ってチップを
動作させる。
ＲＡＭにおいては不可避な時間であり、ライト動作後入
力されるプリチャージ信号の入力タイミングは、製造業
者により定められ、使用者はその指示に従ってチップを
動作させる。
【００１２】
【発明が解決しようとする課題】このようなディレイは
ＤＲＡＭが動作するにおいて全体的なＤＲＡＭの動作速
度を低下させる一つの要因として作用している。
ＤＲＡＭが動作するにおいて全体的なＤＲＡＭの動作速
度を低下させる一つの要因として作用している。
【００１３】従って、本発明は前述したライトリカバリ
動作に所要する遅延時間を最小限に減少させることによ
り、全体的なＤＲＡＭの動作速度を向上させることを目
的とする。
動作に所要する遅延時間を最小限に減少させることによ
り、全体的なＤＲＡＭの動作速度を向上させることを目
的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明はライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するためのメモリ装置用
ライトリカバリ保障回路およびその動作信号制御方法を
提供する。
め、本発明はライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するためのメモリ装置用
ライトリカバリ保障回路およびその動作信号制御方法を
提供する。
【００１５】すなわち、本発明は、外部信号と、安定的
なライト動作を保障するための所定幅のパルス信号であ
るライトリカバリ信号とを受信した後、ライトリカバリ
信号の動作状態に応じて外部信号の出力を決定するた
め、ライトリカバリ信号が動作状態である間に外部信号
が入力されると、外部信号をラッチした後ライトリカバ
リ信号が非動作状態に転移されると外部信号を出力し、
ライトリカバリ信号が非動作状態である間に外部信号が
入力されると、外部信号をラッチさせずに出力するメモ
リ装置の動作信号制御方法を提供する。
なライト動作を保障するための所定幅のパルス信号であ
るライトリカバリ信号とを受信した後、ライトリカバリ
信号の動作状態に応じて外部信号の出力を決定するた
め、ライトリカバリ信号が動作状態である間に外部信号
が入力されると、外部信号をラッチした後ライトリカバ
リ信号が非動作状態に転移されると外部信号を出力し、
ライトリカバリ信号が非動作状態である間に外部信号が
入力されると、外部信号をラッチさせずに出力するメモ
リ装置の動作信号制御方法を提供する。
【００１６】さらに、本発明ではライト動作が終結して
から所定の遅延時間が過ぎた後プリチャージ信号を入力
するのではなく、ライトリカバリ動作が必要な時と不要
な時を区別できるライトリカバリ回路を提供する。
から所定の遅延時間が過ぎた後プリチャージ信号を入力
するのではなく、ライトリカバリ動作が必要な時と不要
な時を区別できるライトリカバリ回路を提供する。
【００１７】本発明のライトリカバリ回路は、外部から
入力されるプリチャージ信号を入力すると共に出力する
こともあり、入力されたプリチャージ信号をラッチさせ
てから出力することもある。
入力されるプリチャージ信号を入力すると共に出力する
こともあり、入力されたプリチャージ信号をラッチさせ
てから出力することもある。
【００１８】前記のように動作する本発明のライトリカ
バリ回路は、ライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するため、外部信号とラ
イトリカバリ信号を入力にしてライトリカバリ信号の状
態に応じて外部信号を出力する外部信号出力部と、外部
信号とライトリカバリ信号とを入力し、ライトリカバリ
動作中の場合に外部信号が入力されるとこれをラッチし
て外部信号の出力を制御する外部信号ラッチ部と、ライ
トリカバリ信号を入力し、外部信号ラッチ部にラッチさ
れた外部信号を出力するためのパルスを提供するパルス
提供部を含むことを特徴とする。
バリ回路は、ライト動作中、又はライト動作後に入力さ
れる所定外部信号の遅延を制御するため、外部信号とラ
イトリカバリ信号を入力にしてライトリカバリ信号の状
態に応じて外部信号を出力する外部信号出力部と、外部
信号とライトリカバリ信号とを入力し、ライトリカバリ
動作中の場合に外部信号が入力されるとこれをラッチし
て外部信号の出力を制御する外部信号ラッチ部と、ライ
トリカバリ信号を入力し、外部信号ラッチ部にラッチさ
れた外部信号を出力するためのパルスを提供するパルス
提供部を含むことを特徴とする。
【００１９】上述した目的及びその他の目的と特徴、長
所は添付の図面と関連した次の詳細な説明を介し一層明
らかになるだろう。
所は添付の図面と関連した次の詳細な説明を介し一層明
らかになるだろう。
【００２０】
【発明の実施の形態】図２は、本発明で提示しようとす
る方式を概念的に説明するためのタイミング図で、ライ
ト動作後に入力されるプリチャージ信号と遅延に要する
時間を表わしたものである。
る方式を概念的に説明するためのタイミング図で、ライ
ト動作後に入力されるプリチャージ信号と遅延に要する
時間を表わしたものである。
【００２１】基準クロック（ＣＬＫ）（図２（Ａ））に
合わせたライト動作信号に従いセルに対してライト動作
が始まれば、データ入出力（ＤＱ）ラインを介してセル
に書き込まれる入力データ（図２（Ｅ））が入力され
る。このデータはライト信号がイネーブルされている
間、セルに書き込まれる。
合わせたライト動作信号に従いセルに対してライト動作
が始まれば、データ入出力（ＤＱ）ラインを介してセル
に書き込まれる入力データ（図２（Ｅ））が入力され
る。このデータはライト信号がイネーブルされている
間、セルに書き込まれる。
【００２２】次いで、全てのライト動作が完了すれば次
にプリチャージ信号（ＰＣＧ−ｅｎ）（図２の（Ｃ））
が入力され、この信号はライトリカバリ信号（ＷＲ）
（図２（Ｂ））のアクティブ状態に応じて、直ちに出力
されるか、または、所定時間遅延された後に出力され
る。
にプリチャージ信号（ＰＣＧ−ｅｎ）（図２の（Ｃ））
が入力され、この信号はライトリカバリ信号（ＷＲ）
（図２（Ｂ））のアクティブ状態に応じて、直ちに出力
されるか、または、所定時間遅延された後に出力され
る。
【００２３】即ち、タイミング図にも表われたように、
ライトリカバリ信号（ＷＲ）（図２（Ｂ））がアクティ
ブ状態であれば、プリチャージ信号（ＰＣＧ−ｅｎ）
（図２の（Ｃ））はディスエーブル状態にラッチされて
いるようになる。
ライトリカバリ信号（ＷＲ）（図２（Ｂ））がアクティ
ブ状態であれば、プリチャージ信号（ＰＣＧ−ｅｎ）
（図２の（Ｃ））はディスエーブル状態にラッチされて
いるようになる。
【００２４】また、ライトリカバリ信号（ＷＲ）がディ
スエーブルになればプリチャージ信号が所定時間遅延の
後、アクティブされてプリチャージ信号（Ｉ−ＰＣＧ）
として出力されるのである。
スエーブルになればプリチャージ信号が所定時間遅延の
後、アクティブされてプリチャージ信号（Ｉ−ＰＣＧ）
として出力されるのである。
【００２５】この時の遅延時間を詳細に説明すれば、
‘Ｔ３’で表記されている部分をＴ３＝ｋ・ｔＣＬＫと
し、ｔＷＲ．ｍｉｎとｔＲＰ．ｍｉｎ範囲を（ｋ−１）
・ｔＣＬＫ＜ｔＷＲ．ｍｉｎ＋ｔＲＰ．ｍｉｎ＜ｋ・ｔ
ＣＬＫとする場合、遅延する時間はｋ・ｔＣＬＫ−（ｔ
ＷＲ．ｍｉｎ＋ｔＲＰ．ｍｉｎ）になる。
‘Ｔ３’で表記されている部分をＴ３＝ｋ・ｔＣＬＫと
し、ｔＷＲ．ｍｉｎとｔＲＰ．ｍｉｎ範囲を（ｋ−１）
・ｔＣＬＫ＜ｔＷＲ．ｍｉｎ＋ｔＲＰ．ｍｉｎ＜ｋ・ｔ
ＣＬＫとする場合、遅延する時間はｋ・ｔＣＬＫ−（ｔ
ＷＲ．ｍｉｎ＋ｔＲＰ．ｍｉｎ）になる。
【００２６】このような状態で、従来技術として説明し
た遅延時間を表わすｎ、ｍと本発明での遅延時間を表わ
すｋは次の通りである。
た遅延時間を表わすｎ、ｍと本発明での遅延時間を表わ
すｋは次の通りである。
【００２７】ｋ≦ｍ＋ｎ（ｎ、ｍ、ｋ＝２、３…） 結論的に、従来回路方式に従う遅延時間と本発明方式に
よる遅延時間を比較してみれば、従来は｛（ｎ＋ｍ）・
ｔＣＬＫ｝−（ｔＲＰ．ｍｉｎ＋ｔＷＲ．ｍｉｎ）であ
り、本発明ではｋ・ｔＣＬＫ−（ｔＷＲ．ｍｉｎ＋ｔＲ
Ｐ．ｍｉｎ）であり、ｋ≦ｍ＋ｎであるので本発明のよ
うに回路を動作させれば遅延時間を最小限に低減するこ
とができる。
よる遅延時間を比較してみれば、従来は｛（ｎ＋ｍ）・
ｔＣＬＫ｝−（ｔＲＰ．ｍｉｎ＋ｔＷＲ．ｍｉｎ）であ
り、本発明ではｋ・ｔＣＬＫ−（ｔＷＲ．ｍｉｎ＋ｔＲ
Ｐ．ｍｉｎ）であり、ｋ≦ｍ＋ｎであるので本発明のよ
うに回路を動作させれば遅延時間を最小限に低減するこ
とができる。
【００２８】前記のような方式で、ライト動作を行うよ
うにするライトリカバリ保障回路の構成を図３に示す。
プリチャージ信号（ＰＣＧ−ｅｎ）とライトリカバリ信
号（ＷＲ）を入力し、ライトリカバリ信号の状態に応じ
てプリチャージ信号（Ｉ−ＰＣＧ）を出力するプリチャ
ージ信号出力部（１０）と、プリチャージ信号（ＰＣ
Ｇ）とライトリカバリ信号（ＷＲ）を入力するものであ
り、ライトリカバリ動作中の場合にプリチャージ信号が
入力されるとこれをラッチしてプリチャージ信号の出力
を制御する外部信号ラッチ部（２０）と、ライトリカバ
リ信号を入力にし、外部信号ラッチ部（２０）にラッチ
されたプリチャージ信号を出力するためのパルスを提供
するパルス提供部（３０）とを含む。
うにするライトリカバリ保障回路の構成を図３に示す。
プリチャージ信号（ＰＣＧ−ｅｎ）とライトリカバリ信
号（ＷＲ）を入力し、ライトリカバリ信号の状態に応じ
てプリチャージ信号（Ｉ−ＰＣＧ）を出力するプリチャ
ージ信号出力部（１０）と、プリチャージ信号（ＰＣ
Ｇ）とライトリカバリ信号（ＷＲ）を入力するものであ
り、ライトリカバリ動作中の場合にプリチャージ信号が
入力されるとこれをラッチしてプリチャージ信号の出力
を制御する外部信号ラッチ部（２０）と、ライトリカバ
リ信号を入力にし、外部信号ラッチ部（２０）にラッチ
されたプリチャージ信号を出力するためのパルスを提供
するパルス提供部（３０）とを含む。
【００２９】プリチャージ信号出力部（１０）は、イン
バータ（ＩＮＶ１）を介したライトリカバリ信号（Ｗ
Ｒ）を入力するＮＭＯＳトランジスタ（Ｎ１）と、これ
に直列に接続し、プリチャージ信号（ＰＣＧ−ｅｎ）を
それぞれのゲートに入力するＰＭＯＳトランジスタ（Ｐ
１）及びＮＭＯＳトランジスタ（Ｎ２）と、ＰＭＯＳト
ランジスタ（Ｐ１）に接続し、パルス提供部（３０）の
ノード（２）の出力をゲート端で入力されるＰＭＯＳト
ランジスタ（Ｐ２）と、ノード（１）で出力する信号を
反転させ、最終プリチャージ信号（Ｉ−ＰＣＧ）に出力
するインバータ（ＩＮＶ２）、及びインバータ（ＩＮＶ
２）から帰還した信号をゲート入力にするＰＭＯＳトラ
ンジスタ（Ｐ３）を含む。
バータ（ＩＮＶ１）を介したライトリカバリ信号（Ｗ
Ｒ）を入力するＮＭＯＳトランジスタ（Ｎ１）と、これ
に直列に接続し、プリチャージ信号（ＰＣＧ−ｅｎ）を
それぞれのゲートに入力するＰＭＯＳトランジスタ（Ｐ
１）及びＮＭＯＳトランジスタ（Ｎ２）と、ＰＭＯＳト
ランジスタ（Ｐ１）に接続し、パルス提供部（３０）の
ノード（２）の出力をゲート端で入力されるＰＭＯＳト
ランジスタ（Ｐ２）と、ノード（１）で出力する信号を
反転させ、最終プリチャージ信号（Ｉ−ＰＣＧ）に出力
するインバータ（ＩＮＶ２）、及びインバータ（ＩＮＶ
２）から帰還した信号をゲート入力にするＰＭＯＳトラ
ンジスタ（Ｐ３）を含む。
【００３０】外部信号ラッチ部（２０）はノード（２）
の出力と、複数個のインバータ（ＩＮＶ３〜ＩＮＶ５）
を経たノード（２）の信号とを入力するノアーゲート
（ＮＯＲ１）と、ノアーゲート（ＮＯＲ１）の出力を反
転させるインバータ（ＩＮＶ６）と、インバータ（ＩＮ
Ｖ６）のノード（４）出力をゲートに入力するＰＭＯＳ
トランジスタ（Ｐ４）と、プリチャージ信号（ＰＣＧ）
をゲートに入力するＮＭＯＳトランジスタ（Ｎ３）と、
ＮＭＯＳトランジスタ（Ｎ３）と直列に接続され、ライ
トリカバリ信号（ＷＲ）をゲートに入力するＮＭＯＳト
ランジスタ（Ｎ４）と、ＰＭＯＳトランジスタ（Ｐ４）
の出力であるノード（５）の出力を反転させるインバー
タ（ＩＮＶ７）と、インバータ（ＩＮＶ７）から帰還し
た出力を再び反転させ、インバータ（ＩＮＶ７）に出力
するインバータ（ＩＮＶ８）と、インバータ（ＩＮＶ
７）の出力であるノード（６）の出力をゲートに入力す
るＮＭＯＳトランジスタ（Ｎ５）を含む。
の出力と、複数個のインバータ（ＩＮＶ３〜ＩＮＶ５）
を経たノード（２）の信号とを入力するノアーゲート
（ＮＯＲ１）と、ノアーゲート（ＮＯＲ１）の出力を反
転させるインバータ（ＩＮＶ６）と、インバータ（ＩＮ
Ｖ６）のノード（４）出力をゲートに入力するＰＭＯＳ
トランジスタ（Ｐ４）と、プリチャージ信号（ＰＣＧ）
をゲートに入力するＮＭＯＳトランジスタ（Ｎ３）と、
ＮＭＯＳトランジスタ（Ｎ３）と直列に接続され、ライ
トリカバリ信号（ＷＲ）をゲートに入力するＮＭＯＳト
ランジスタ（Ｎ４）と、ＰＭＯＳトランジスタ（Ｐ４）
の出力であるノード（５）の出力を反転させるインバー
タ（ＩＮＶ７）と、インバータ（ＩＮＶ７）から帰還し
た出力を再び反転させ、インバータ（ＩＮＶ７）に出力
するインバータ（ＩＮＶ８）と、インバータ（ＩＮＶ
７）の出力であるノード（６）の出力をゲートに入力す
るＮＭＯＳトランジスタ（Ｎ５）を含む。
【００３１】パルス提供部（３０）はライトリカバリ信
号（ＷＲ）と、複数個のインバータ（ＩＮＶ９〜ＩＮＶ
１１）を経た信号を入力するノアーゲート（ＮＯＲ２）
と、ノアーゲート（ＮＯＲ２）の出力であるノード
（２）の信号をゲートに入力するＮＭＯＳトランジスタ
（Ｎ６）を含む。
号（ＷＲ）と、複数個のインバータ（ＩＮＶ９〜ＩＮＶ
１１）を経た信号を入力するノアーゲート（ＮＯＲ２）
と、ノアーゲート（ＮＯＲ２）の出力であるノード
（２）の信号をゲートに入力するＮＭＯＳトランジスタ
（Ｎ６）を含む。
【００３２】ＮＭＯＳトランジスタ（Ｎ６）は、特にＮ
ＭＯＳトランジスタ（Ｎ６）のオン／オフ動作に従いプ
リチャージ信号を出力し、又は遮断する。
ＭＯＳトランジスタ（Ｎ６）のオン／オフ動作に従いプ
リチャージ信号を出力し、又は遮断する。
【００３３】前記のように構成された本発明によるライ
トリカバリ保障回路の動作過程を説明すれば下記の通り
である。
トリカバリ保障回路の動作過程を説明すれば下記の通り
である。
【００３４】先ず、ライトリカバリ信号（ＷＲ）の役割
は、セルにデータを書き込んだ後、従来技術において言
及したように一定時間後にプリチャージ信号を入力する
ようになっているが、本発明では、ライトリカバリ信号
（ＷＲ）を利用してライト動作中の場合には何等かの外
部信号、例えばプリチャージ信号が入力されるとこの信
号をラッチさせてから完璧にライト動作が行われた後、
外部信号が動作できるようにする役割を果すものであ
り、ライトリカバリ信号（ＷＲ）が‘ハイ’状態の時に
外部信号をラッチし、‘ロー’状態の時には既存と同様
な状態の回路で動作するようにする。
は、セルにデータを書き込んだ後、従来技術において言
及したように一定時間後にプリチャージ信号を入力する
ようになっているが、本発明では、ライトリカバリ信号
（ＷＲ）を利用してライト動作中の場合には何等かの外
部信号、例えばプリチャージ信号が入力されるとこの信
号をラッチさせてから完璧にライト動作が行われた後、
外部信号が動作できるようにする役割を果すものであ
り、ライトリカバリ信号（ＷＲ）が‘ハイ’状態の時に
外部信号をラッチし、‘ロー’状態の時には既存と同様
な状態の回路で動作するようにする。
【００３５】このようなライトリカバリ信号（ＷＲ）の
状態に従い、本発明回路が動作する状態を表わしたタイ
ミング図は図４に示した通りであり、本発明回路動作を
このタイミング図を見ながら詳細に説明する。
状態に従い、本発明回路が動作する状態を表わしたタイ
ミング図は図４に示した通りであり、本発明回路動作を
このタイミング図を見ながら詳細に説明する。
【００３６】先ず、一般的な状態であるライトリカバリ
信号（ＷＲ）が‘ロー’状態の時、各ノードの信号状態
を見れば、プリチャージ信号出力部（１０）のＮモスト
ランジスタ（Ｎ１）はインバータ（ＩＮＶ１）を介した
‘ハイ’信号を印加されてターンオンされる。この時の
プリチャージ信号は‘ロー’状態なのでＰＭＯＳトラン
ジスタ（Ｐ１）はターンオンされ、ＰＭＯＳトランジス
タ（Ｐ１）と連結されたＮＭＯＳトランジスタ（Ｎ２）
はターンオフされる。
信号（ＷＲ）が‘ロー’状態の時、各ノードの信号状態
を見れば、プリチャージ信号出力部（１０）のＮモスト
ランジスタ（Ｎ１）はインバータ（ＩＮＶ１）を介した
‘ハイ’信号を印加されてターンオンされる。この時の
プリチャージ信号は‘ロー’状態なのでＰＭＯＳトラン
ジスタ（Ｐ１）はターンオンされ、ＰＭＯＳトランジス
タ（Ｐ１）と連結されたＮＭＯＳトランジスタ（Ｎ２）
はターンオフされる。
【００３７】また、ノード（２）の信号が入力されるＰ
ＭＯＳトランジスタ（Ｐ２）は、‘ロー’状態のライト
リカバリ信号（ＷＲ）と、この信号を複数個のインバー
タ（ＩＮＶ９〜ＩＮＶ１１）を経て‘ハイ’状態となっ
た信号とが入力されるノアーゲート（ＮＯＲ２）の出力
が‘ロー’状態なので、‘ロー’値を入力されてターン
オンされ、これに従いノード（１）の状態は‘ハイ’と
なる。
ＭＯＳトランジスタ（Ｐ２）は、‘ロー’状態のライト
リカバリ信号（ＷＲ）と、この信号を複数個のインバー
タ（ＩＮＶ９〜ＩＮＶ１１）を経て‘ハイ’状態となっ
た信号とが入力されるノアーゲート（ＮＯＲ２）の出力
が‘ロー’状態なので、‘ロー’値を入力されてターン
オンされ、これに従いノード（１）の状態は‘ハイ’と
なる。
【００３８】さらに、信号はインバータ（ＩＮＶ２）を
介し再び‘ロー’状態になり、最終的なプリチャージ信
号（Ｉ−ＰＣＧ）ではディスエーブルされた状態として
出力される。
介し再び‘ロー’状態になり、最終的なプリチャージ信
号（Ｉ−ＰＣＧ）ではディスエーブルされた状態として
出力される。
【００３９】本発明で現わした事柄であるライトリカバ
リ信号（ＷＲ）が‘ハイ’状態の時に外部信号が入力さ
れた場合には、これをラッチさせてからライト動作が完
璧になされた後、外部信号のラッチを解除する動作をす
る。すなわち、ライトリカバリ信号（ＷＲ）が‘ハイ’
であればプリチャージ信号出力部（１０）のＮＭＯＳト
ランジスタ（Ｎ１）は、インバータ（ＩＮＶ１）を経た
ライトリカバリ信号（ＷＲ）を提供されるためターンオ
フされ、この際プリチャージ信号（ＰＣＧ）が‘ハイ’
に入力されるとＰＭＯＳトランジスタ（Ｐ１）はオフさ
れ、ＮＭＯＳトランジスタ（Ｎ２）はターンオンされ
る。
リ信号（ＷＲ）が‘ハイ’状態の時に外部信号が入力さ
れた場合には、これをラッチさせてからライト動作が完
璧になされた後、外部信号のラッチを解除する動作をす
る。すなわち、ライトリカバリ信号（ＷＲ）が‘ハイ’
であればプリチャージ信号出力部（１０）のＮＭＯＳト
ランジスタ（Ｎ１）は、インバータ（ＩＮＶ１）を経た
ライトリカバリ信号（ＷＲ）を提供されるためターンオ
フされ、この際プリチャージ信号（ＰＣＧ）が‘ハイ’
に入力されるとＰＭＯＳトランジスタ（Ｐ１）はオフさ
れ、ＮＭＯＳトランジスタ（Ｎ２）はターンオンされ
る。
【００４０】これに従いノード（１）は‘ハイ’状態と
なり、最終的なプリチャージ信号（Ｉ−ＰＣＧ）はディ
スエーブルされた信号として出力される。
なり、最終的なプリチャージ信号（Ｉ−ＰＣＧ）はディ
スエーブルされた信号として出力される。
【００４１】これとともに、パルス提供部（３０）で
は、ライトリカバリ信号（ＷＲ）と複数個のインバータ
（ＩＮＶ９〜ＩＮＶ１１）を経た‘ロー’状態のライト
リカバリ信号（ＷＲ）とを入力するノアーゲート（ＮＯ
Ｒ２）の出力が‘ロー’となり、これと同様な状態の入
力であるノアーゲート（ＮＯＲ１）の出力も‘ロー’状
態となり、その信号はインバータ（ＩＮＶ６）を経てＰ
ＭＯＳトランジスタ（Ｐ４）をターンオフさせる。
は、ライトリカバリ信号（ＷＲ）と複数個のインバータ
（ＩＮＶ９〜ＩＮＶ１１）を経た‘ロー’状態のライト
リカバリ信号（ＷＲ）とを入力するノアーゲート（ＮＯ
Ｒ２）の出力が‘ロー’となり、これと同様な状態の入
力であるノアーゲート（ＮＯＲ１）の出力も‘ロー’状
態となり、その信号はインバータ（ＩＮＶ６）を経てＰ
ＭＯＳトランジスタ（Ｐ４）をターンオフさせる。
【００４２】また、ＮＭＯＳトランジスタ（Ｎ３）と、
ＮＭＯＳトランジスタ（Ｎ４）はライトリカバリ信号
（ＷＲ）が全て‘ハイ’状態のためターンオンされノー
ド（５）の信号状態は‘ロー’状態となり、これに従い
ＮＭＯＳトランジスタ（Ｎ５）はターンオンされ、この
ターンオンされた状態はインバータ（ＩＮＶ７）と、イ
ンバータ（ＩＮＶ８）により一定期間保持される。
ＮＭＯＳトランジスタ（Ｎ４）はライトリカバリ信号
（ＷＲ）が全て‘ハイ’状態のためターンオンされノー
ド（５）の信号状態は‘ロー’状態となり、これに従い
ＮＭＯＳトランジスタ（Ｎ５）はターンオンされ、この
ターンオンされた状態はインバータ（ＩＮＶ７）と、イ
ンバータ（ＩＮＶ８）により一定期間保持される。
【００４３】このように現在ライト動作中の時には、ラ
イト直後に外部信号（ＰＣＧ）が入力されると、ライト
動作が完璧に行われないことを防止するためライトリカ
バリ信号（ＷＲ）をアクティブさせてプリチャージ信号
（ＰＣＧ）のアクティブ状態を遅延させる。
イト直後に外部信号（ＰＣＧ）が入力されると、ライト
動作が完璧に行われないことを防止するためライトリカ
バリ信号（ＷＲ）をアクティブさせてプリチャージ信号
（ＰＣＧ）のアクティブ状態を遅延させる。
【００４４】このような状態でライトリカバリ信号（Ｗ
Ｒ）が‘ロー’にディスエーブルされ、プリチャージ信
号（ＰＣＧ）も又‘ロー’にディスエーブルされると、
パルス提供部（３０）のノード（２）状態はノアーゲー
ト（ＮＯＲ２）に‘ロー’状態のライトリカバリ信号
（ＷＲ）と、複数個のインバータ（ＩＮＶ９〜ＩＮＶ１
１）を介し所定時間遅延された直前段階の‘ロー’状態
の信号が同時に入力され‘ハイ’値が出力されることに
なる。
Ｒ）が‘ロー’にディスエーブルされ、プリチャージ信
号（ＰＣＧ）も又‘ロー’にディスエーブルされると、
パルス提供部（３０）のノード（２）状態はノアーゲー
ト（ＮＯＲ２）に‘ロー’状態のライトリカバリ信号
（ＷＲ）と、複数個のインバータ（ＩＮＶ９〜ＩＮＶ１
１）を介し所定時間遅延された直前段階の‘ロー’状態
の信号が同時に入力され‘ハイ’値が出力されることに
なる。
【００４５】これとともに、外部信号ラッチ部（２０）
状態は直前段階と同様にＮＭＯＳトランジスタ（Ｎ５）
がターンオンされた状態である。従って、パルス提供部
（３０）のＮＭＯＳトランジスタ（Ｎ６）と、外部信号
ラッチ部（２０）のＮＭＯＳトランジスタ（Ｎ５）が同
時にターンオンされプリチャージ信号出力部（１０）の
ノード（１）の‘ハイ’状態信号が接地端に流れるよう
になり、結果的にノード（１）の状態は‘ロー’となり
インバータ（ＩＮＶ２）を経た‘ハイ’信号が最終的な
プリチャージ信号（Ｉ−ＰＣＧ）として出力される。
状態は直前段階と同様にＮＭＯＳトランジスタ（Ｎ５）
がターンオンされた状態である。従って、パルス提供部
（３０）のＮＭＯＳトランジスタ（Ｎ６）と、外部信号
ラッチ部（２０）のＮＭＯＳトランジスタ（Ｎ５）が同
時にターンオンされプリチャージ信号出力部（１０）の
ノード（１）の‘ハイ’状態信号が接地端に流れるよう
になり、結果的にノード（１）の状態は‘ロー’となり
インバータ（ＩＮＶ２）を経た‘ハイ’信号が最終的な
プリチャージ信号（Ｉ−ＰＣＧ）として出力される。
【００４６】これは、即ちプリチャージ信号（ＰＣＧ）
のアクティブを表わし、これによりライト動作が完全に
なされた後、プリチャージ信号がアクティブされ次のラ
イト及び他の動作を行うことができるプリチャージ状態
を保持することになる。
のアクティブを表わし、これによりライト動作が完全に
なされた後、プリチャージ信号がアクティブされ次のラ
イト及び他の動作を行うことができるプリチャージ状態
を保持することになる。
【００４７】上述した内容を要約すれば、本発明ではア
クティブ状態のプリチャージ信号を回路的にラッチさせ
てからライト動作後の一定時間が過ぎた後、アクティブ
させるようにする。即ち、ライト動作が完了した後、プ
リチャージ信号（ＰＲＥ）をアクティブさせビットライ
ンをプリチャージ状態にする。
クティブ状態のプリチャージ信号を回路的にラッチさせ
てからライト動作後の一定時間が過ぎた後、アクティブ
させるようにする。即ち、ライト動作が完了した後、プ
リチャージ信号（ＰＲＥ）をアクティブさせビットライ
ンをプリチャージ状態にする。
【００４８】本発明のような回路を利用してライト動作
後、入力できる全ての外部信号（本発明ではプリチャー
ジ信号を例として説明した）、例えばリード アクティ
ブ信号等のような他の全ての命令等も本発明のようにラ
イト動作を認識するライトリカバリ信号（ＷＲ）と組合
せて用いれば、種々な回路を設計することができるのは
勿論である。
後、入力できる全ての外部信号（本発明ではプリチャー
ジ信号を例として説明した）、例えばリード アクティ
ブ信号等のような他の全ての命令等も本発明のようにラ
イト動作を認識するライトリカバリ信号（ＷＲ）と組合
せて用いれば、種々な回路を設計することができるのは
勿論である。
【００４９】
【発明の効果】以上で詳細に説明したように、本発明は
ライト動作後、プリチャージ時間から次のアクティブ時
間までに要する時間を最大限に低減して全体的なデータ
のアクセス時間を向上させる利点がある。
ライト動作後、プリチャージ時間から次のアクティブ時
間までに要する時間を最大限に低減して全体的なデータ
のアクセス時間を向上させる利点がある。
【００５０】併せて、本発明の好ましい実施例等は例示
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は以下の特許請
求の範囲に属するものと見なすべきである。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正、変更等は以下の特許請
求の範囲に属するものと見なすべきである。
【図１】一般のライト動作の際の信号の流れを表わすタ
イミング図。
イミング図。
【図２】本発明によるライトリカバリ保障のための信号
の流れを表わすタイミング図。
の流れを表わすタイミング図。
【図３】本発明によるライトリカバリ保障回路を表わす
回路図。
回路図。
【図４】図３の回路動作を表わすタイミング図。
１０… 外部信号出力部 ２０… 外部信号ラッチ部 ３０… パルス提供部 Ｎ１〜Ｎ６… ＮＭＯＳトランジスタ Ｐ１〜Ｐ４… ＰＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ１１… インバータ ＮＯＲ１，ＮＯＲ２… ノアーゲート ＷＲ… ライトリカバリ信号 ＰＣＧ，Ｉ−ＰＣＧ… プリチャージ信号
Claims (6)
- 【請求項１】 ライト動作中、又はライト動作後に入力
される所定外部信号の遅延を制御するためのメモリ装置
用ライトリカバリ保障回路において、 前記外部信号とライトリカバリ信号を入力し、前記ライ
トリカバリ信号の状態に応じて前記外部信号を出力する
外部信号出力部と、 前記外部信号と前記ライトリカバリ信号を入力し、ライ
トリカバリ動作中の場合に、前記外部信号が入力される
とこれをラッチして前記外部信号の出力を制御する外部
信号ラッチ部と、 前記ライトリカバリ信号を入力し、前記外部信号ラッチ
部にラッチされた外部信号を出力するためパルスを提供
するパルス提供部を含むことを特徴とするメモリ装置用
ライトリカバリ保障回路。 - 【請求項２】 前記外部信号出力部はライトリカバリ信
号の反転信号をゲートに受信する第１ＮＭＯＳトランジ
スタと、 この第１ＮＭＯＳトランジスタに直列に接続され前記外
部信号をゲートにそれぞれ受信する第１ＰＭＯＳトラン
ジスタ及び第２ＮＭＯＳトランジスタと、 前記第１ＰＭＯＳトランジスタに接続され、前記パルス
提供部の出力信号を受信するゲート端子と、電源電圧に
連結されたソース端子とを有する第２ＰＭＯＳトランジ
スタと、 互いに直列連結された前記第１ＰＭＯＳトランジスタ
と、第２ＮＭＯＳトランジスタの共通端子から出力され
る信号を反転させるインバータと、 前記インバータで帰還された信号を、ゲート入力にする
第３ＰＭＯＳトランジスタとを含むことを特徴とする請
求項１記載のメモリ装置用ライトリカバリ保障回路。 - 【請求項３】 前記外部信号ラッチ部は前記パルス提供
部の出力信号と、一つ以上の奇数個インバータを通過し
た前記パルス提供部の出力信号を受信するノアーゲート
と、 前記ノアーゲートの出力を反転させる第１インバータ
と、 前記第１インバータの出力を受信するゲートと、電源電
圧に連結されたソースを有する第１ＰＭＯＳトランジス
タと、 外部信号をゲートに受信する第１ＮＭＯＳトランジスタ
と、 前記第１ＮＭＯＳトランジスタと直列に接続され、前記
ライトリカバリ信号をゲートに受信する第２ＮＭＯＳト
ランジスタと、 前記第１ＰＭＯＳトランジスタのドレインで出力される
信号の反転信号をラッチして出力するラッチ回路と、 前記ラッチ回路の出力信号をゲートに受信する第３ＮＭ
ＯＳトランジスタと、を含むことを特徴とする請求項１
記載のメモリ装置用ライトリカバリ保障回路。 - 【請求項４】 前記パルス提供部は前記ライトリカバリ
信号と、一つ以上の奇数個インバータを経た前記ライト
リカバリ信号を受信するノアーゲートと、 前記ノアーゲートの出力信号をゲートに受信し、前記外
部信号の出力を制御するＮＭＯＳトランジスタとを含む
ことを特徴とする請求項１記載のメモリ装置用ライトリ
カバリ保障回路。 - 【請求項５】 ライトリカバリ信号が動作状態である間
に外部信号が入力すると、前記外部信号をラッチした後
前記ライトリカバリ信号が非動作状態に転移すれば前記
外部信号を出力させる段階と、 前記ライトリカバリ信号が非動作状態の間に前記外部信
号が入力すると、前記外部信号をラッチさせず出力させ
る段階を備え、 ライト動作中、又はライト動作後に入力する前記外部信
号が所定時間遅延されるようにして前記ライト動作を行
うことを特徴とするメモリ装置の動作信号制御方法。 - 【請求項６】 前記外部信号は、メモリ装置のビットラ
インをプリチャージさせるためのプリチャージ イネー
ブル信号であることを特徴とする請求項５記載のメモリ
装置の動作信号制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024279A KR100225947B1 (ko) | 1996-06-27 | 1996-06-27 | 라이트 리커버리 보장 회로 |
| KR96-24279 | 1996-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1064269A true JPH1064269A (ja) | 1998-03-06 |
| JP2908776B2 JP2908776B2 (ja) | 1999-06-21 |
Family
ID=19463739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9159806A Expired - Fee Related JP2908776B2 (ja) | 1996-06-27 | 1997-06-17 | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781501A (ja) |
| JP (1) | JP2908776B2 (ja) |
| KR (1) | KR100225947B1 (ja) |
| GB (1) | GB2314652B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353573B1 (en) | 1999-05-14 | 2002-03-05 | Nec Corporation | Clock synchronization semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487522B1 (ko) * | 2002-04-01 | 2005-05-03 | 삼성전자주식회사 | 반도체 메모리 장치의 동작 주파수에 따라 기입 회복시간을 제어하는 프리차아지 제어 회로 및 기입 회복 시간제어 방법 |
| KR100699406B1 (ko) * | 2006-01-23 | 2007-03-23 | 삼성전자주식회사 | 기입 회복 시간 제어회로 및 그 제어방법 |
| KR101958855B1 (ko) | 2012-08-31 | 2019-03-18 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110840A (en) * | 1976-12-22 | 1978-08-29 | Motorola Inc. | Sense line charging system for random access memory |
| US4580246A (en) * | 1983-11-02 | 1986-04-01 | Motorola, Inc. | Write protection circuit and method for a control register |
| US4802129A (en) * | 1987-12-03 | 1989-01-31 | Motorola, Inc. | RAM with dual precharge circuit and write recovery circuitry |
| JPH07118196B2 (ja) * | 1988-12-28 | 1995-12-18 | 株式会社東芝 | スタティック型半導体メモリ |
| US5359722A (en) * | 1990-07-23 | 1994-10-25 | International Business Machines Corporation | Method for shortening memory fetch time relative to memory store time and controlling recovery in a DRAM |
| JPH05128866A (ja) * | 1991-10-31 | 1993-05-25 | Toshiba Corp | ランダムアクセスメモリの書き込み、読出し制御回路 |
| JPH0729373A (ja) * | 1993-07-08 | 1995-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0122099B1 (ko) * | 1994-03-03 | 1997-11-26 | 김광호 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
| JP3252678B2 (ja) * | 1995-10-20 | 2002-02-04 | 日本電気株式会社 | 同期式半導体メモリ |
| KR970029803A (ko) * | 1995-11-03 | 1997-06-26 | 김광호 | 반도체 메모리장치의 프리차지 회로 |
-
1996
- 1996-06-27 KR KR1019960024279A patent/KR100225947B1/ko not_active IP Right Cessation
-
1997
- 1997-06-05 GB GB9711659A patent/GB2314652B/en not_active Expired - Fee Related
- 1997-06-17 JP JP9159806A patent/JP2908776B2/ja not_active Expired - Fee Related
- 1997-06-26 US US08/883,379 patent/US5781501A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353573B1 (en) | 1999-05-14 | 2002-03-05 | Nec Corporation | Clock synchronization semiconductor memory device |
| US6483579B2 (en) | 1999-05-14 | 2002-11-19 | Nec Corporation | Clock synchronization semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2314652A (en) | 1998-01-07 |
| KR100225947B1 (ko) | 1999-10-15 |
| JP2908776B2 (ja) | 1999-06-21 |
| US5781501A (en) | 1998-07-14 |
| GB9711659D0 (en) | 1997-08-06 |
| KR980004990A (ko) | 1998-03-30 |
| GB2314652B (en) | 2000-07-19 |
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