KR980004990A - 라이트 리커버리 보장 회로 - Google Patents
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Abstract
본 발명은 반도체 메모리 칩에서 특히 싱크로너스 D-램의 라이트 동작에 관한 라이트 리커버리(recover)보장 회로에 관한 것으로, 라이트 동작 완료 후 다음 명령 수행에 걸리는 지연 시간을 단축시키기 위해, 라이트 리커버리 신호를 이용하여 라이트 동작 중일때에는 외부에서 입력되는 다음 명령을 소정의 시간동안 래치시킨 후, 라이트 동작이 완벽하게 수행되고 난 바로 직후 외부 명령을 액티브시키도록 회로적으로 설계하므로써, 싱크로너스 D-램의 전체적인 동작 속도를 향상시키는 잇점이 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 라이트 리커버리 보장 회로를 나타내는 회로도.
Claims (4)
- 반도체 메모리 소자에 있어서, 라이트 동작 후 입력되는 외부 신호의 딜레이 제어를 위해; 외부 신호와 라이트 리커버리 신호를 입력으로 하여 상기 라이트 리커버리 신호 상태에 따라 외부 신호를 출력하는 외부신호 출력부와; 외부 신호와 라이트 리커버리 신호를 입력으로 하여, 라이트 리커버리 동작 중 일때 외부 신호가 입력되면 이를 래치하여 외부 신호의 출력을 제어하는 외부 신호 래치부; 및 라이트 리커버리 신호를 입력으로 하여, 상기 외부 신호 래치부에 래치된 출력을 위해 펄스를 제공하는 펄스 제공부를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
- 제1항에 있어서, 상기 외부 신호를 출력부는 인버터를 통한 라이트 리커버리 신호를 입력받는 N 모스 트랜지스터와, 직렬로 접속되어 외부 신호를 게이트로 입력받은 각각의 P 모스 트랜지스터와 N 모스 트랜지스터와; 상기 P 모스 트랜지스터에 접속되어 펄스 제공부의 출력을 게이트단으로 입력받는 P 모스 트랜지스터와; 상기 P 모스 트랜지스터와 N 모스 트랜지스터의 접합부에서 출력되는 신호를 반전시켜 최종 외부 신호로 출력하는 인버터; 및 상기 인버터에서 궤환된 신호를 게이트 입력으로 하는 P 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
- 제1항에 있어서, 상기 외부 신호 래치부는 펄스 발생부의 노아-게이트의 출력과, 복수개의 인버터를 거친 상기 노아-게이트의 신호를 입력으로 하는 노아-게이트와; 상기 노아-게이트의 출력을 반전시키는 인버터와; 상기 인버터의 출력을 게이트로 입력받는 P 모스 트랜지스터와; 외부 신호를 게이트로 입력받는 N 모스 트랜지스터와; 상기 N 모스 트랜지스터와 직렬로 접속되며, 라이트 리커버리 신호를 게이트로 입력받는 N 모스 트랜지스터와, 상기 P 모스 트랜지스터의 출력을 반전시키는 인버터와; 상기 인버터에서 궤환된 축력을 다시 반전시켜 상기 인버터로 출력하는 인버터; 및 상기 인버터의 출력을 게이트로 입력받는 N 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.
- 제1항에 있어서, 상기 펄스 제공부는 라이트 리커버리 신호와, 복수개의 인버터를 거친 신호를 입력으로 하는 노아-게이트; 및 상기 노아-게이트의 출력 신호를 게이트로 입력받아 외부 신호의 출력을 제어하는 N 모스 트랜지스터를 포함하는 것을 특징으로 하는 라이트 리커버리 보장 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960024279A KR100225947B1 (ko) | 1996-06-27 | 1996-06-27 | 라이트 리커버리 보장 회로 |
GB9711659A GB2314652B (en) | 1996-06-27 | 1997-06-05 | Circuit and method for securing write recovery operation in a semiconductor memory device |
JP9159806A JP2908776B2 (ja) | 1996-06-27 | 1997-06-17 | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 |
US08/883,379 US5781501A (en) | 1996-06-27 | 1997-06-26 | Circuit and method for securing write recovery operation in a synchronous semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960024279A KR100225947B1 (ko) | 1996-06-27 | 1996-06-27 | 라이트 리커버리 보장 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980004990A true KR980004990A (ko) | 1998-03-30 |
KR100225947B1 KR100225947B1 (ko) | 1999-10-15 |
Family
ID=19463739
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960024279A KR100225947B1 (ko) | 1996-06-27 | 1996-06-27 | 라이트 리커버리 보장 회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5781501A (ko) |
JP (1) | JP2908776B2 (ko) |
KR (1) | KR100225947B1 (ko) |
GB (1) | GB2314652B (ko) |
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US8854905B2 (en) | 2012-08-31 | 2014-10-07 | SK Hynix Inc. | Semiconductor device and operation method thereof |
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---|---|---|---|---|
JP3341710B2 (ja) | 1999-05-14 | 2002-11-05 | 日本電気株式会社 | 半導体記憶装置 |
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-
1996
- 1996-06-27 KR KR1019960024279A patent/KR100225947B1/ko not_active IP Right Cessation
-
1997
- 1997-06-05 GB GB9711659A patent/GB2314652B/en not_active Expired - Fee Related
- 1997-06-17 JP JP9159806A patent/JP2908776B2/ja not_active Expired - Fee Related
- 1997-06-26 US US08/883,379 patent/US5781501A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JPH1064269A (ja) | 1998-03-06 |
JP2908776B2 (ja) | 1999-06-21 |
US5781501A (en) | 1998-07-14 |
KR100225947B1 (ko) | 1999-10-15 |
GB2314652B (en) | 2000-07-19 |
GB9711659D0 (en) | 1997-08-06 |
GB2314652A (en) | 1998-01-07 |
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