KR100269300B1 - 칼럼선택라인초기화회로및방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파워-업 초기에 칼럼 선택 라인을 비활성화시키는 반도체 메모리 장치의 칼럼 선택 라인 초기화 회로 및 방법에 관한 것이다.
본 발명의 반도체 메모리 장치는 파워-업 시에 칼럼 선택 라인의 구동을 억제하는 마스터 신호를 발생하는 마스터 신호 발생부; 및 상기 마스터 신호 발생부의 출력 신호인 마스트 신호에 응답하여 파워-업 초기에 그 자신의 출력 신호인 칼럼 선택 라인이 비활성화되는 칼럼 선택 신호 발생부를 구비하는 것을 특징으로 하여, 노이즈 등 외부적 영향으로 인한 칼럼 선택 라인이 조기에 활성화하는 것을 방지함으로써, 메모리 칩이 오동작을 발생하는 것을 방지한다.

Description

칼럼 선택 라인 초기화 회로 및 방법{CSL initialization circuit ＆ method}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파워-업 초기에 칼럼 선택 라인을 비활성화시키는 반도체 메모리 장치의 칼럼 선택 라인 초기화 회로 및 방법에 관한 것이다.
도 1은 종래 기술의 칼럼 선택 라인(CSL) 신호를 발생하는 구성도를 나타낸 도면이다. 이를 참조하여 종래 기술의 칼럼 선택 라인(CSL) 신호를 발생하는 구성을 설명하면, PVCCH 신호를 이용하여 /RAS 버퍼(10)을 구동하여, 그 출력 신호인 PR을 활성화시켜 워드 라인(W/L)을 액티베이션한다. 그리고 상기 신호 PR을 이용하여 프리 디코더(20)과 칼럼 디코더(30)를 차례로 시킨다. 그리고 상기 칼럼 디코더(30)의 출력 신호인 COL은 CSL 발생 회로(107)로 들어가게 되어, CSL 신호를 인에이블시킨다.
종래 기술의 CSL 초기화 방법은 /RAS 버퍼의 동작을 차단하여 처음부터 CSL 관련의 신호들을 인에이블시키지 않도록 하여서 CSL의 초기화하는 것이다. 도 2는 도 1의 /RAS 버퍼(10)의 실시예를 나타낸 도면이다. 이를 참조하여 /RAS 버퍼(10)의 동작을 차단하는 방법을 설명하면, 다음과 같다. 도 2의 /RAS 버퍼(10)에서 파워-업 관련 신호인 PVCCH는 지연 수단(201)과 인버터(203)을 거친다. 그리고 상기 인버터(203)의 출력(N204) 신호는 피모스 트랜지스터(205)와 앤모스 트랜지스터(207)의 게이트에 인가된다. 따라서 상기 인버터(203)의 출력(N204) 신호가 "하이" 상태로 있는 동안에는 상기 피모스 트랜지스터(205)는 "턴오프" 상태이며, 앤모스 트랜지스터(207)는 "턴온"상태이다. 그러므로 /RAS 버퍼의 동작은 차단되며, 상기 /RAS 버퍼의 출력 신호인 PR은 "로우" 상태로 비활성화한다. 상기 PR이 비활성화하면, 상기 프리 디코더(20)의 출력 신호인 PYE와 상기 칼럼 디코더(30)의 출력 신호인 COL도 비활성화 한다.
도 3은 도 1의 CSL 발생회로(107)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 칼럼 디코더(30)의 출력 신호인 COL은 "하이"가 비활성화 상태이다. 따라서 상기 COL이 비활성화 상태일 때는 상기 CSL이 "로우" 상태로 비활성화하게 된다.
도 4는 도 1의 비트 라인(BL)과 입출력 라인(I/O) 연결 스위치(40)를 나타낸 도면이다. 이를 참조하여, 상기 CSL를 초기화하여야 하는 이유에 대해서 살펴보자. 그런데 CSL의 초기화가 제대로 되지 않는 경우, 즉 CSL이 "하이" 상태인 경우에는 앤모스 트랜지스터(401)과 앤모스 트랜지스터(403)이 "턴온"되어 비트 라인들(BL, /BL)과 입출력선들(IO, /IO)이 연결된다. 따라서 비트 라인의 캐퍼시터와 입출력선의 캐퍼시터가 전하를 공유하게 된다. 그런데 상기 입출력선(IO)의 부하는 비트 라인(BL)의 부하에 비해 매우 크다.
그러므로 상기 CSL이 초기화되지 않은 상태에서 워드 라인이 선택되어 동작되게 되면, 상기 비트 라인은 충분히 전개(DEVELOP)할 수 없게 된다. 즉 불확정 데이터(INVALID DATA)가 발생하여 오동작이 발생하게 된다. 따라서 상기 CSL을 초기화할 필요가 있다.
종래 기술의 CSL 초기화 방법은 파워-업 시에 /RAS 버퍼의 동작을 차단하여 CSL의 비활성화시키는 방법이다. 그러나 노이즈 등 외부적 영향으로 인하여 상기 CSL이 인에이블되는 것을 제어할 수 없는 문제점이 지니고 있다.
따라서 본 발명의 목적은 파워-업 시에 직접적으로 상기 CSL을 초기화시키는 회로 및 방법을 제공하는데 있다.
도 1은 종래 기술의 칼럼 선택 라인(CSL) 신호를 발생하는 구성도를 나타낸 도면이다.
도 2는 도 1의 /RAS 버퍼(10)의 실시예를 나타낸 도면이다.
도 3은 도 1의 CSL 발생회로(107)의 실시예를 나타낸 도면이다.
도 4는 도 1의 비트 라인(BL)과 입출력 라인(I/O) 연결 스위치(40)를 나타낸 도면이다.
도 5는 본 발명의 칼럼 선택 라인(CSL) 신호를 발생하는 구성도를 나타낸 도면이다.
도 6은 도 5의 마스터 신호 발생부(501)의 실시예를 나타낸 도면이다.
도 7은 도 5의 CSL 발생 회로(507)의 실시예를 나타낸 도면이다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 메모리 장치에 관한 것이다. 바람직한 실시예에 의한 반도체 메모리 장치는 파워-업 시에 칼럼 선택 라인의 구동을 억제하는 마스터 신호를 발생하는 마스터 신호 발생부; 및 상기 마스터 신호 발생부의 출력 신호인 마스트 신호에 응답하여 파워-업 초기에 그 자신의 출력 신호인 칼럼 선택 라인이 비활성화되는 칼럼 선택 신호 발생부를 구비하는 것이다. 상기 마스터 신호 발생부는 그 자신의 소스는 전원 전압에 접속되고, 파워-업 초기에 파워-업 관련 신호에 의해서 게이팅되는 제1 풀업 트랜지스터; 상기 제1 풀업 트랜지스터의 드레인 단자와 파워-업 관련 신호을 입력 신호로 하는 논리 수단; 및 상기 제1 풀업 트랜지스터의 드레인 단자의 논리 상태를 래치시키는 래치 수단을 구비한다.
이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일한 회로임을 나타낸다.
도 5는 본 발명의 칼럼 선택 라인(CSL) 신호를 발생하는 구성도를 나타낸 도면이다. 이를 참조하면, 본 발명의 칼럼 선택 라인(CSL) 신호 발생회로는 마스터 신호 발생부(501) 및 칼럼 선택 신호 발생부(507)을 구비한다. 상기 마스터 신호 발생부(501)는 파워-업(POWER-UP) 시에 칼럼 선택 라인(CSL)의 구동을 억제하는 마스터 신호인 PCSLPREB를 발생한다. 그리고 상기 칼럼 선택 신호 발생부(507)는 상기 마스터 신호 발생부(501)의 출력 신호인 마스터 신호 PCSLPREB에 응답하여 파워-업 초기에 그 자신의 출력 신호인 칼럼 선택 라인 CSL이 비활성화된다.
도 6은 도 5의 마스터 신호 발생부(501)의 실시예를 나타낸 도면이다. 이를 참조하면, 제1 풀업 트랜지스터(601), 논리 수단(603), 및 래치 수단(605)를 구비한다. 상기 제1 풀업 트랜지스터(601)는 그 자신의 소스는 전원 전압 VCC에 접속되고, 파워-업 초기에 파워-업 관련 신호 (N621)에 의해서 게이팅된다. 그리고 상기 논리 수단(603)은 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N602)와 파워-업 관련 신호(N621)을 입력 신호로 한다. 본 실시예에서는 상기 논리 수단(603)은 NAND 게이트로 구성하였다. 그리고 상기 래치 수단(605)는 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N602)의 논리 상태를 래치시킨다.
파워-업 초기에 도 6의 PVCCHB의 논리 상태는 "하이"이다. 따라서 인버터(607)의 출력(N621)의 논리 상태는 "로우"가 되어 상기 피모스 트랜지스터(601)을 "턴온"시킨다. 따라서 상기 마스터 신호 발생부의 출력 신호인 마스터 신호 PCSLPREB의 논리 상태는 "로우"를 유지한다. 그리고 상기 피모스 트랜지스터(601)의 드레인 단자(N602)는 래치 수단(605)에 의하여 래치되는데, 이는 상기 PVCCHB의 논리 상태가 "하이"로 천이될 때, 상기 PCSLPREB의 논리 상태가 "하이"로 천이될 수 있도록 하기 위한 것이다.
그리고 상기 래치 수단(605)은 반전 수단(609) 및 제2 풀업 트랜지스터(611)을 구비한다. 상기 반전 수단(609)은 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N602)의 논리 상태를 반전시킨다. 그리고 상기 제2 풀업 트랜지스터(611)는 그 자신의 소스는 전원 전압 VCC에 접속되고, 상기 반전 수단(601)의 출력(N610) 신호에 의하여 게이팅되며, 그 자신의 드레인이 상기 제1 풀업 트랜지스터(601)의 드레인 단자에 접속된다.
그리고 본 실시예에서 상기 래치 수단(605)는 지연 수단(613) 및 제3 풀업 트랜지스터(615)를 더 구비한다. 상기 지연 수단(613)은 상기 반전 수단(609)의 출력(N610) 신호를 지연시킨다. 그리고 상기 제3 풀업 트랜지스터(615)는 그 자신의 소스는 전원 전압 VCC에 접속되고, 상기 지연 수단(613)의 출력(N614) 신호에 의하여 게이팅되며, 그 자신의 드레인이 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N614)에 접속된다. 상기 지연 수단(613) 및 제3 풀업 트랜지스터(615)에 의해서 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N614)를 상당 기간 동안 래치 시키게 된다. 따라서 상기 PVCCHB의 천이에 응답하여 PCSLPREB의 천이가 쉽게 발생되게 된다. 그리고 도 6의 PWCBR이 "하이"로 인에이블되면, 앤모스 트랜지스터(617)이 "턴온"되어 상기 제1 풀업 트랜지스터(601)의 드레인 단자(N614)의 래치 상태가 해제된다.
도 7은 도 5의 CSL 발생 회로(507)의 실시예를 나타낸 도면이다. 이를 참조하면, 상기 칼럼 선택 신호 발생부(507)는 풀다운 트랜지스터(701), 제1 풀업 트랜지스터(703) 및 제2 풀업 트랜지스터(705)를 구비한다.
상기 풀다운 트랜지스터(701)는 소정의 디코딩된 칼럼 신호 COL이 "로우"로 활성화할 때 게이팅된다. 그리고 상기 제1 풀업 트랜지스터(703)는 상기 COL이 비활성화할 때, 즉 "하이" 상태를 유지할 때 게이팅된다. 그리고 상기 제2 풀업 트랜지스터(705)는 그 자신의 소스가 상기 제1 풀업 트랜지스터(703)의 드레인(N704)에 접속되고, 그 자신의 드레인은 상기 풀다운 트랜지스터(701)의 드레인(N702)에 접속되며, 상기 마스터 신호에 응답하여 파워-업 초기에 게이팅된다.
그리고 본 실시예의 칼럼 선택 신호 발생부는 상기 제1 풀업 트랜지스터(703)의 드레인 단자(N704)의 신호를 래치시키고 반전하여 출력하는 래치 수단(707)을 더 구비하고 있다.
따라서 파워-업 초기에 상기 마스터 신호 PCSLPREB가 "로우" 상태이면, 상기 제2 풀업 트랜지스터(705)는 "오프" 상태이다. 그리고 상기 COL의 초기 상태는 "하이"이다. 따라서 칼럼 선택 신호 발생부의 출력 신호인 CSL의 파워-업 초기의 논리 상태는 "로우"이다.
그리고 노이즈 등 외부적 영향으로 상기 COL이 조기에 "로우"로 활성화하더라도 상기 제2 풀업 트랜지스터(705)가 "턴오프" 상태에 있으므로 상기 CSL은 액티브되지 않게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상기와 같은 본 발명에 의하여 노이즈 등 외부적 영향으로 인한 칼럼 선택 라인 CSL이 조기에 활성화하는 것을 방지함으로써, 메모리 칩이 오동작을 발생하는 것을 방지한다.

Claims (3)

  1. 반도체 메모리 장치에 있어서,
    파워-업 시에 칼럼 선택 라인을 구동을 억제하는 신호인 마스터 신호를 발생하는 마스터 신호 발생부; 및
    상기 마스터 신호 발생부의 출력 신호인 마스터 신호에 응답하여 파워-업 초기에 그 자신의 출력 신호인 칼럼 선택 라인이 비활성화되는 칼럼 선택 신호 발생부를 구비하며,
    상기 마스터 신호 발생부는
    그 자신의 소스는 전원 전압에 접속되고, 파워-업 초기에 파워-업 관련 신호에 의해서 게이팅되는 제1 풀업 트랜지스터;
    상기 제1 풀업 트랜지스터의 드레인 단자와 파워-업 관련 신호을 입력 신호로 하는 논리 수단; 및
    상기 제1 풀업 트랜지스터의 드레인 단자의 논리 상태를 래치시키는 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 래치 수단은
    상기 제1 풀업 트랜지스터의 드레인 단자의 논리 상태를 반전시키는 반전 수단; 및
    그 자신의 소스는 전원 전압에 접속되고, 상기 반전 수단의 출력 신호에 의하여 게이팅되며, 그 자신의 드레인이 상기 제1 풀업 트랜지스터의 드레인 단자에 접속되는 제2 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 래치 수단은
    상기 반전 수단의 출력 신호를 지연시키는 지연 수단; 및
    그 자신의 소스는 전원 전압에 접속되고, 상기 지연 수단의 출력 신호에 의하여 게이팅되며, 그 자신의 드레인이 상기 제1 풀업 트랜지스터의 드레인 단자에 접속되는 제3 풀업 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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