KR100363697B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력신호에 응답하여 승압된 전압을 라인 구동신호로 출력하는 CMOS 트랜지스터와, 트랜지스터의 구동 능력을 크게 하기 위하여 기판 바이어스 전압을 공급하는 기판 바이어스 전압 공급부 및 CMOS 트랜지스터의 출력노드와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 NMOS 트랜지스터를 구비한다. 이에 따라, 큰 팬아웃(fanout)을 갖는 회로에서 라인의 차지(charge)/디스차지(discharge)를 더욱 빠르게 수행하여 반도체 메모리 장치의 속도를 향상시킨다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 큰 팬아웃(fanout)을 갖는 회로에서 빠르게 차지(charge)/디스차지(discharge)를 할 수 있도록 설계한 반도체 메모리 장치에 관한 것이다.
최근 반도체 메모리 장치에서는 전원전압을 저전압화 하는 추세이며, 워드라인 드라이버, 데이터 출력 버퍼, 그리고 비트라인 아이솔레이션 회로등과 같이 큰 팬아웃(fanout)을 갖는 회로에서는 전원 전압이 저전압화 하면서 승압을 통해 외부 전원 전압보다 높은 고전압 펄스를 이용하여 트랜지스터의 문턱(threshold)전압 손실을 보충하도록 하고 있다.
도 1은 종래의 워드라인 구동회로를 나타낸 도면으로서, CMOS 트랜지스터(P1,N1)를 구동하기 위한 입력신호(A)에 의해 상기 어드레스의 디코딩된 신호(PX)가 워드라인에 차지(charge)되고, 워드라인 크리어 신호(wlc)에 의해 제 2 N 형 모스 트랜지스터(N2)가 구동되어 상기 워드라인이 디스차지(discharge)됨을 나타내고 있다.
이때, 어드레스의 디코딩된 신호(PX)는 액티브 때에 승압전압(Vpp)의 레벨을 갖으며, 입력신호(A)는 승압전압(Vpp)에서 소스전압(Vss)으로 천이된다. 또한 워드라인 크리어 신호(wlc)는 소스전압(Vss)에서 드레인 전압(Vdd)으로 천이된다.
위와 같은 구성에서 메모리 장치의 고속 동작을 위해서는 워드라인을 빠르게 천이시킬 수 있어야 하는데, 워드라인의 디스차지(discharge)가 완료되기 전까지는 다음동작을 할 수가 없으므로 고속 구현에 문제가 있었다.
즉, 다음 동작으로는 비트라인의 프리차지(precharge)동작이 이루어지는데 그 워드라인 디스차지(discharge)가 다소 느려지게 되어 메모리 장치의 고속 동작에 영향을 미치는 것이다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 서브 바이어스 및 소스바이어스를 조절하여 라인의 차지(charge)/디스차지(discharge)를 더욱 빠르게 할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
도 1은 종래의 워드라인 구동회로를 나타낸 도면,
도 2는 본 발명에 따른 반도체 메모리 장치의 워드라인 구동회로를 나타낸 도면,
도 3 내지 도 7은 본 발명에 따른 워드라인 구동회로의 다양한 실시예들을 보인 도면,
도 8은 종래의 워드라인 구동회로와 본 발명에 따른 워드라인 구동회로의 시뮬레이션 결과를 나타낸 도면,
도 9는 본 발명에 따른 워드라인 구동회로의 문턱전압(threshold volatage) 조절에 따른 트랜지스터의 전류 시뮬레이션 결과를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10,20,30,40,50,60 : 기판 바이어스 전압 공급부
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 입력신호가 게이트에 입력되고 소오스에 어드레스 디코딩신호가 입력되며, 승압된 전압(Vpp)이 기판에 연결된 PMOS 트랜지스터와, 상기 입력신호가 게이트에 입력되고 드레인에 접지전위가 인가되는 NMOS 트랜지스터로 이루어져 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 소오스가 연결된 부분의 출력노드를 통해 라인 구동신호로 출력하는 CMOS 트랜지스터;트랜지스터의 구동 능력을 크게 하기 위하여 기판 바이어스 전압(Vbb)을 공급하는 기판 바이어스 전압 공급부; 및 상기 CMOS 트랜지스터의 출력노드에 드레인이 연결되고 기판 바이어스 전압 출력노드에 소오스가 연결되어 클리어 신호(wlc)에 의해 동작되는 NMOS 트랜지스터를 구비한 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세하게 설명한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 워드라인 구동회로를 나타낸 도면으로서, 입력신호(A)에 응답하여 승압된 전압(Vpp)을 라인 구동신호(WL_B)로 출력하는 CMOS 트랜지스터(P2,N3)와, 트랜지스터의 구동 능력을 크게 하기 위하여기판 바이어스 전압(Vbb)을 공급하는 기판 바이어스 전압 공급부 및 상기 CMOS 트랜지스터(P2,N3)의 출력노드와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 4 NMOS 트랜지스터(N4)로 구성됨을 보인다.
여기에서 종래의 회로와 다른점은 제 4 NMOS 트랜지스터(N4)의 소스에 소스전압(Vss) 대신 기판 바이어스 전압(Vbb)이 인가되었다는 것이다.
상기와 같은 구성으로 입력신호(A)가 로우레벨로 변화하여 상기 CMOS 트랜지스터(P2,N3)를 구동하면 워드라인(WL_B)은 하이레벨로 변하게 되고 이 상태가 워드라인(WL_B)이 활성화된 상태다. 그리고 워드라인(WL_B)이 디스에이블 될 때에는 상기 어드레스 디코딩 신호(PX)가 먼저 소스전압(Vss) 레벨로 변화되기 때문에 더 이상 신호를 공급하지 않게 되며, 거의 동시에 워드라인 크리어 신호(wlc)에 의해 상기 제 4NMOS 트랜지스터(N4)가 구동되어 워드라인의 디스차지(discharge)가 시작된다. 이때 워드라인의 디스차지는 소스전압(Vss) 이하의 레벨로 변하게 된다. 즉 기판 바이어스 전압(Vbb)을 따라가게 되는 것이다. 그리하여 워드라인의 디스차지가 소스전압(Vss) 이하의 레벨로 변화되면 입력신호(A)는 로우레벨로 변하게 된다. 그리하면 상기 제 3 NMOS 트랜지스터(N3)가 소스전압(Vss)을 공급하고 상기 제 4 NMOS 트랜지스터(N4)가 기판 바이어스 전압(Vbb)을 공급하게 되므로 파이팅(fighting)이 발생하게 되고 그 파이팅에 의하여 전압은 일정 상태를 유지하게 된다.
이때, 워드라인 크리어 신호(wlc)의 레벨을 드레인전압(Vdd)에서 소스전압(Vss)으로 다운시키면 상기 제 3 NMOS 트랜지스터(N3)의 영향으로 워드라인은 소스전압(Vss)의 레벨로 움직이게 된다.
처음엔 상기 제 3 PMOS 트랜지스터(P3)와 상기 제 4 NMOS 트랜지스터(N4)를 이용하여 워드라인의 디스차지(discharge)동작을 유도하고, 마지막엔 상기 제 3 NMOS 트랜지스터(N3)를 이용하여 워드라인을 소스전압 레벨로 안정화 시키는 것이다.
도 3은 본 발명에 따른 워드라인 구동회로의 실시예를 보인 도면으로서,기판 바이어스 공급부(10)는 승압 전원(Vpp)을 인버팅 하는 제 1인버터(I1)와, 승압 전원(Vpp)을 게이트 신호로 받으며 기판 전압(Vbb) 출력노드와 CMOS 트랜지스터(P5,N5)의 제 5 PMOS 트랜지스터 N-웰(P5)에 소스 및 드레인이 연결된 제 3 PMOS 트랜지스터(P3) 및 상기 제 1 인버터(I1)의 출력신호를 게이트 신호로 받으며 외부 전원 전압(Vcc) 출력 노드와 상기 CMOS 트랜지스터(P5,N5)의 PMOS 트랜지스터 N-웰(P5) 사이에 소스 및 드레인이 연결된 제 4 PMOS 트랜지스터(P4)로 구성됨을 보인다.
상기와 같은 구성으로 워드라인(WL_B)이 활성화되어 있는 동안, 즉 어드레스 디코딩 신호(PX)가 승압전압(Vpp)을 유지하는 동안에 제 5 PMOS 트랜지스터(P5)의 문턱(threshold)전압을 낮추어 구동 능력을 크게 함으로써 워드라인의 인에이블을 빠르게 할 수 있게 된다.
도 4는 본 발명에 따른 워드라인 구동회로의 또 다른 실시예를 보인 도면으로서 기판 바이어스 전압 공급부(20)가 워드 라인 크리어 신호(wlc)를 인버팅하는 제 2 인버터(I2)와, 라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제 8NMOS 트랜지스터(N8)의 소스와 접지 사이에 드레인 및 소스가 연결된 제 9 NMOS 트랜지스터(N9) 및 상기 제 2 인버터(I2)의 출력신호를 게이트 신호로 받으며 상기 제 8 NMOS 트랜지스터(N8)의 P-웰과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 10 NMOS 트랜지스터(N10)로 구성됨을 보인다.
상기와 같은 구성으로 워드라인의 디스에이블시에 제 8 NMOS 트랜지스터(N8)의 기판 바이어스 전압(Vbb)에 의해 문턱 전압을 낮추어 구동 능력을 크게 할 수 있다.
도 5는 본 발명에 따른 워드라인 구동회로의 또 다른 실시예를 보인 도면으로서 상기 기판 바이어스 전압 공급부(30)는 라인 크리어 신호(wlc)를 인버팅하는 제 3 인버터(I3)와 라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제 12 NMOS 트랜지스터(N12)의 소스와 접지 사이에 드레인 및 소스가 연결된 제 13 NMOS 트랜지스터(N13) 및 상기 제 3 인버터(I3)의 출력신호를 게이트 신호로 받으며 상기 제 12 NMOS 트랜지스터(N12)의 P-웰과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 14 NMOS 트랜지스터(N14)로 구성됨을 보인다.
상기와 같은 구성으로 워드라인 크리어 신호(wlc)에 따라 상기 제 12 NMOS 트랜지스터의 소스에 기판 바이어스 전압(Vbb)을 인가토록 하여 워드라인을 빠르게 디스차지 하도록 하고 있다.
도 6은 본 발명에 따른 워드라인 구동회로의 또 다른 실시예를 보인 도면으로서 기판 바이어스 전압 공급부(40)는 워드라인 크리어 신호(wlc)를 인버팅하는 제 4 인버터(I4)와, 워드라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제16 NMOS 트랜지스터(N16)의 P-웰과 접지 사이에 드레인 및 소스가 연결된 제 17 NMOS 트랜지스터(N17)와, 워드라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제 16 NMOS 트랜지스터(N16)의 소스와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 18 NMOS 트랜지스터(N18)와, 상기 제 4 인버터(I4)의 출력신호를 게이트 신호로 받으며 상기 제 16 NMOS 트랜지스터(N16)의 기판과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 19 NMOS 트랜지스터(N19) 및 상기 제 16 NMOS 트랜지스터(N16)의 소스와 접지 사이에 드레인 및 소스가 연결된 제 20 NMOS 트랜지스터(N20)로 구성됨을 보인다.
상기와 같은 구성으로 워드라인 크리어 신호(wlc)에 따라 기판 바이어스 전압(Vbb)을 상기 제 16 NMOS 트랜지스터(P16)의 P-웰 및 소스단에 인가하여 효과적으로 디스차지를 실시하고 있음을 보인다.
도 7은 본 발명에 따른 워드라인 구동회로의 또 다른 실시예를 보인 도면으로서 상기 기판 바이어스 전압 공급부(50,60)는 승압 전원(Vpp)을 인버팅 하는 제 5 인버터(I5)와, 승압 전원(Vpp)을 게이트 신호로 받으며 기판 전압 출력노드와 상기 CMOS 트랜지스터(P9,N21)의 PMOS 트랜지스터(P9) N-웰에 소스 및 드레인이 연결된 제 10 PMOS 트랜지스터(P10)와, 상기 제 5 인버터(I5)의 출력신호를 게이트 신호로 받으며 외부 전원 전압 출력 노드와 상기 CMOS 트랜지스터(P9,N21)의 PMOS 트랜지스터(P9) 사이에 소스 및 드레인이 연결된 제 11 PMOS 트랜지스터(P11)와, 라인 크리어 신호(wlc)를 인버팅하는 제 6 인버터(I6)와, 워드라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제 22 NMOS 트랜지스터(N22)의 P-웰과 접지 사이에드레인 및 소스가 연결된 제 제 23 NMOS 트랜지스터(N23)와, 워드라인 크리어 신호(wlc)를 게이트 신호로 받으며 상기 제 22 NMOS 트랜지스터(N22)의 소스와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 24 NMOS 트랜지스터(N24)와, 상기 제 5 인버터(I5)의 출력신호를 게이트 신호로 받으며 상기 제 22 NMOS 트랜지스터(N22)의 P-웰과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 25 NMOS 트랜지스터(N25) 및 상기 제 22 NMOS 트랜지스터(N22)의 소스와 접지 사이에 드레인 및 소스가 연결된 제 26 NMOS 트랜지스터(N26)로 구성됨을 보인다.
위의 구성은 본 발명의 여러 실시예를 총제적으로 통합하여 구성한 실시예로서, 워드라인의 디스차지를 효과적으로 수행할 수 있음을 보인다.
도 8은 종래의 워드라인 구동회로와 본 발명에 따른 워드라인 구동회로의 디스차지(discharge) 시뮬레이션 결과를 나타낸 도면으로서, 워드라인이 디스차지되는 속도에 차이가 남을 보이고 있다.
도 9는 본 발명에 따른 워드라인 구동회로의 문턱전압(threshold volatage) 조절에 따른 트랜지스터의 전류 흐름 시뮬레이션 결과를 나타낸 도면으로서, 도면에 나타나듯이 종래 회로보다 조금씩 더 큰 신호를 나타내고 있음을 볼 수 있다.
따라서, 본 발명은 라인의 차지(charge)/디스차지(discharge)를 고속으로 수행할 수 있게되므로 반도체 메모리 장치의 속도를 종전보다 향상시킬 수 있는 효과가 있다.
Claims (6)
- 입력신호가 게이트에 입력되고 소오스에 어드레스 디코딩신호가 입력되며, 승압된 전압(Vpp)이 기판에 연결된 PMOS 트랜지스터와, 상기 입력신호가 게이트에 입력되고 드레인에 접지전위가 인가되는 NMOS 트랜지스터로 이루어져 상기 PMOS 트랜지스터의 드레인과 상기 NMOS 트랜지스터의 소오스가 연결된 부분의 출력노드를 통해 라인 구동신호로 출력하는 CMOS 트랜지스터;트랜지스터의 구동 능력을 크게 하기 위하여 기판 바이어스 전압(Vbb)을 공급하는 기판 바이어스 전압 공급부; 및상기 CMOS 트랜지스터의 출력노드에 드레인이 연결되고 기판 바이어스 전압 출력노드에 소오스가 연결되어 클리어 신호(wlc)에 의해 동작되는 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서, 상기 기판 바이어스 전압 공급부는승압 전원을 인버팅 하는 인버터;승압 전원을 게이트 신호로 받으며 기판 전압 출력노드와 상기 CMOS 트랜지스터의 PMOS 트랜지스터 N-웰에 소스 및 드레인이 연결된 제 2 PMOS 트랜지스터; 및상기 제 1 인버터의 출력신호를 게이트 신호로 받으며 외부 전원 전압 출력 노드와 상기 CMOS 트랜지스터의 PMOS 트랜지스터 사이에 소스 및 드레인이 연결된 제 3 PMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 기판 바이어스 전압 공급부는라인 크리어신호를 인버팅하는 인버터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 소스와 접지 사이에 드레인 및 소스가 연결된 제 1 NMOS 트랜지스터; 및상기 인버터의 출력신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 P-웰과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 기판 바이어스 전압 공급부는라인 크리어신호를 인버팅하는 인버터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 소스와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 1 NMOS 트랜지스터; 및상기 NMOS 트랜지스터의 소스와 접지 사이에 드레인 및 소스가 연결된 제 2 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 기판 바이어스 전압 공급부는라인 크리어신호를 인버팅하는 인버터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 P-웰과 접지 사이에 드레인 및 소스가 연결된 제 1 NMOS 트랜지스터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 소스와기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 2 NMOS 트랜지스터;상기 인버터의 출력신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 기판과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 3 NMOS 트랜지스터; 및상기 NMOS 트랜지스터의 소스와 접지 사이에 드레인 및 소스가 연결된 제 4 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 기판 바이어어스 전압 공급부는승압 전원을 인버팅 하는 인버터;승압 전원을 게이트 신호로 받으며 기판 전압 출력노드와 상기 CMOS 트랜지스터의 PMOS 트랜지스터 N-웰에 소스 및 드레인이 연결된 제 2 PMOS 트랜지스터;상기 제 1 인버터의 출력신호를 게이트 신호로 받으며 외부 전원 전압 출력 노드와 상기 CMOS 트랜지스터의 PMOS 트랜지스터 사이에 소스 및 드레인이 연결된 제 3 PMOS 트랜지스터;라인 크리어신호를 인버팅하는 인버터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 P-웰과 접지 사이에 드레인 및 소스가 연결된 제 1 NMOS 트랜지스터;라인 크리어 신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 소스와 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 2 NMOS 트랜지스터;상기 인버터의 출력신호를 게이트 신호로 받으며 상기 NMOS 트랜지스터의 P-웰과 기판 바이어스 전압 출력노드 사이에 드레인 및 소스가 연결된 제 3 NMOS 트랜지스터; 및상기 NMOS 트랜지스터의 소스와 접지 사이에 드레인 및 소스가 연결된 제 4 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065559A KR100363697B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065559A KR100363697B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리 장치 |
Publications (2)
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Family Applications (1)
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| KR1019990065559A KR100363697B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 메모리 장치 |
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- 1999-12-30 KR KR1019990065559A patent/KR100363697B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20010065640A (ko) | 2001-07-11 |
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