KR100432574B1 - 커플링을 막기 위한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 커플링을 막을 수 있는 반도체 메모리 장치에 관한 것으로서, 외부로부터 하나의 입력 신호를 인가받아 두 개의 어드레스 신호를 출력하는 어드레스 버퍼와; 상기 제 1 출력 신호가 반전되어 제 1 전달 라인과; 상기 제 2 출력 신호가 반전되어 제 2 전달 라인과; 상기 제 1 및 제 2 전달 라인으로부터 발생된 신호를 반전시켜 상기 제 1 및 제 2 전달 라인들로 출력하는 구동 수단과; 상기 입력 신호에 응답하여 상기 제 1 전달 라인과 제 2 전달 라인 중 하나만 선택될 때, 선택된 전달 라인은 전원 전압 레벨을 유지시키고, 상기 선택된 전달 라인의 신호로 인해 비선택된 전달 라인을 접지 전압 레벨로 유지시키는 출력 구동 라인 제어 수단을 포함한다.

Description

커플링을 막기 위한 반도체 메모리 장치{semiconductor memory device for coupling defence}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 어드레스 버퍼를 갖는 반도체 메모리 장치에 관한 것이다.

반도체 기술이 발전함에 따라 날로 고속화 고집적화되어 가고 있으며, 고집적화됨에 따라 반도체 메모리 장치의 신호들이 전달되는 라인들간에 발생되는 커플링이 문제시 되고 있다.

도 1A에는 어드레스 버퍼의 구성을 보여주는 블록도가 도시되어 있고, 도 1B에는 도 1A의 출력 파형도가 도시되어 있다.

도 1A를 참고하면, 어드레스 버퍼(10)는 외부로부터 하나의 신호(INPUT)를 인가받아 두 개의 신호들RM (BART , BARC ) 을 출력한다. 상기 신호들은 구동 회로(20)를 거쳐 반전된 T(true)와 C(compliment)신호들을 출력한다. 상기 신호들(T, C)은 한 신호가 선택될 때, 다른 또 하나의 신호를 비선택되어 인에이블 되지 않는다. 즉, 도 1B에서와 같이, 외부 클럭 신호(XCK)가 상승 구간일 때마다 T 신호와 C 신호는 선택되어 인에이블 되며, 입력 신호(INPUT)가 ″H″ 일 때는 T 신호가 선택되고, 입력 신호(INPUT)가 ″L″ 일 때는 C 신호가 선택된다. 그러므로 입력 신호(INPUT)의 레벨이 무엇이든 간에 두 신호(T, C) 중 하나는 반드시 선택되어 인에이블(enable)된다. 그런데, 선택되지 않은 신호의 전달 라인과 선택된 신호의 전달 라인 사이에는 커플링 커패시터(coupling capacitor)가 존재함으로써, 선택되지 않는 신호의 전달 라인은 커플링(coupling)의 영향을 받게 된다. 상기 반도체 메모리 장치의 고속화를 위하여 만든 출력 구동 회로의 인버터들은 도시되지 않았지만, 사이즈(size)가 서로 다른 트랜지스터들로 구비되어 있다. 그 중 PMOS 트랜지스터는 신호가 선택되었을 때 이를 전원 전압 레벨로 유지시켜 주며, NMOS 트랜지스터는 선택되지 않은 신호를 접지 레벨로 유지시켜 준다.

상기 CMOS 인버터들에 의해 제어되는 신호들은 CMOS 인버터들이 포함하는 트랜지스터들에 의해 동작이 좌우된다. 그리고 상기 트랜지스터들은 신호들의 선택 비선택에 따라 그 크기를 달리하고 있다. 즉 신호가 선택되면 전원 전압 레벨로 이를 유지하는 PMPOS 트랜지스터는 크기를 크게 하며, 신호가 선택되지 않으면 이를 접지 전압 레벨로 유지하는 NMOS 트랜지스터는 그 크기를 작게 한다. 이는 상기 NMOS 트랜지스터가 접지 전압 레벨만을 유지하면 되므로 크기를 작게 하는 것이다. 그러나 상기 PMOS 트랜지스터가 크기가 매우 크므로 선택된 신호가 급격하게 상승하게 되어 상승 시간이 짧아져, dv/dt의 값이 커지게 된다. 이때 상기 dv/dt값과 커플링은 서로 비례하여 증가하게 되며, 상기 dv/dt값이 커짐에 따라 커플링의 영향은 심해진다.

도 1A에 도시된 바와 같이, 반도체 메모리 장치의 고속화를 위해서는 어드레스 버퍼(10)의 출력단에 구동 회로(20)가 필요하다. 상기 구동 회로(20)는 다이나믹 회로(dynamic)로서, CMOS 인버터들(I1, I2)과 트랜지스터들(MN1, MN2)을 포함한다. 외부 입력 신호(INPUT)에 의해 선택된 신호는 도시되지는 않았지만 CMOS 인버터의 PMOS 트랜지스터로 인해 인에이블 되며, 선택된 신호의 디스에이블(disable)은 리셋 신호(RESET)를 인가받는 트랜지스터들(MN1, MN2)에 의해 결정된다.

그리고 선택되지 않는 신호는 CMOS 인버터의 NMOS 트랜지스터에 의해 접지 레벨로 유지된다. 이때 상기 CMOS 인버터의 NMOS 트랜지스터는 선택되지 않는 신호를 접지 레벨로 유지시켜 주는 역할을 수행한다. 그러므로 상기 NMOS 트랜지스터의 크기(size)는 작게 하고, 선택된 신호를 전압 레벨로 유지하는 PMOS 트랜지스터의 크기는 크게 한다. PMOS 트랜지스터는 크기가 커짐으로 인해 선택된 신호의 상승시간이 짧아지게 되고, 커플링이 더욱 심해지게 되는 문제점이 발생하게 된다. 그리고 선택되지 않는 신호는 크기가 작은 CMOS 인버터의 NMOS 트랜지스터로 인해 접지 레벨을 유지하고 있으므로 상기 커플링에 민감하게 반응하게 된다.

도 2에는 도 1의 신호 전달 라인의 RC 모델링을 나타내는 회로도가 도시되어 있고, 도 3에는 선택된 전달 라인과 비선택된 전달 라인의 출력 파형도가 도시되어 있다.

도 2를 참고하면, T와 C 신호의 전달 라인들 사이에는 커플링 커패시터들이 접속되어 있다. 그리고 크기가 작은 CMOS 인버터의 NMOS 트랜지스터는 선택되지 않는 신호를 접지 전압 레벨로 유지시켜 주므로 상기 모델링에서의 커플링 커패시터로 인해 커플링의 영향을 더욱 쉽게 받는다. 그리고 상기 커플링 뿐만 아니라 공간적인 입장에서 보더라도 고집적화에 따른 신호 전달 라인이 길어지게 됨으로써 커플링 커패시터가 커지게 되어 커플링에 영향을 많이 받게 된다. 도 3을 참고하면, 상기 선택된 신호가 인에이블될 때, 비선택된 신호가 따라서 상승하는 커플링이 발생됨을 알 수 있다. 이는 CMOS 인버터의 NMOS 트랜지스터의 크기가 작기 때문에 커플링의 영향을 쉽게 받기 때문이다. 상기 커플링은 하나의 입력 신호에 대해 두 개의 T 신호와 C 신호가 발생되는 반도체 메모리 장치의 신호 전달 라인들 간에 발생되는 문제들이다.

따라서 본 발명의 목적은 하나의 입력 신호에 대해 두 개의 신호가 출력되는 전달 라인들 사이에 발생되는 커플링을 막는 것이다.

도 1A는 로우 어드레스 버퍼의 구성을 보여주는 블록도;

도 1B는 도 1B에 따른 출력 파형도;

도 2는 종래 실시예에 따른 전달라인들의 모델링을 보여주는 회로도;

도 3은 도 2의 동작에 따른 출력 파형도;

도 4는 본 발명의 실시예에 따른 커플링을 방지하는 회로도;

도 5는 도 4의 동작에 따른 출력 파형도;

*도면의 주요부분에 대한 부호 설명

110 : 어드레스 버퍼 120 : 출력 구동 회로

130 : 구동 라인 제어 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 외부로부터 하나의 입력 신호를 인가받아 두 개의 어드레스 신호를 출력하는 어드레스 버퍼와; 상기 제 1 출력 신호가 반전되어 제 1 전달 라인과; 상기 제 2 출력 신호가 반전되어 제 2 전달 라인과; 상기 제 1 및 제 2 전달 라인으로부터 발생된 신호를 반전시켜 상기 제 1 및 제 2 전달 라인들로 출력하는 구동 수단과; 상기 입력 신호에 응답하여 상기 제 1 전달 라인과 제 2 전달 라인 중 하나만 선택될 때, 선택된 전달 라인은 전원 전압 레벨을 유지시키고, 상기 선택된 전달 라인의 신호로 인해 비선택된 전달 라인을 접지 전압 레벨로 유지시키는 출력 구동 라인 제어 수단을 포함한다.

이와 같은 회로에 의해서, 상기 출력 구동 라인 제어 수단은 게이트가 상기 제 1 전달 라인에 접속되고, 드레인이 상기 제 2 전달 라인에 접속되고, 소오스가 접지된 제 1 NMOS 트랜지스터와; 게이트가 제 2 전달 라인에 접속되고, 드레인이 상기 제 1 전달 라인에 접속되고, 소오스가 접지된 제 2 NMOS 트랜지스터를 포함한다.

이와 같은 회로에 의해서, 상기 구동 라인 제어 수단은 PMOS 트랜지스터들을 포함한다.

이와 같은 회로에 의해서, 상기 제 1 및 제 2 전달 라인들은 둘 중의 하나만 선택되는 특징을 갖는다.

(실시예)

이와 같은 회로에 의해서, 선택과 비선택된 전달 라인들 사이에 발생되는 커플링을 막을 수 있다.

이하 본 발명의 바람직한 실시예에 따른 참고도면 도 4내지, 도 5에 의거하여 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 어드레스 버퍼의 커플링 방지를 위한 블록도가 도시되어 있다.

반도체 메모리 장치는 어드레스 버퍼(110)와 구동 회로(120), 그리고 구동 라인 제어 회로(130)로 구성되어 있다. 어드레스 버퍼(110)는 외부로부터 어드레스 신호를 인가받아 워드 라인 및 비트 라인을 구동하기 위한 신호들(T, C)을 출력한다. 구동 회로(120)는 어드레스 버퍼(110)로부터 발생된 신호들을 반전시켜 출력하며, CMOS 인버터(I11, I12)와, NMOS 트랜지스터들(NM11, MN12)을 구비한다. 상기 구동 라인 제어 회로(130)는 래치 형태(latch)로 구성되며, 게이트가 반전된 C 신호 전달 라인(이하 제 2 전달 라인이라 칭함)에 연결되고, 드레인이 반전된 T 신호 전달 라인(이하 제 1 전달 라인이라 칭함)에 연결되는 NMOS 트랜지스터(MN13)를 포함하고, 게이트가 제 1 전달 라인에 접속되고 드레인이 제 2 전달 라인에 연결되는 NMOS 트랜지스터(MN14)들은 소오스들이 접지되어 있다. 상기 NMOS 트랜지스터들(MN13, MN14) 대신 로우 레벨의 신호에 활성화되는 PMOS 트랜지스터들로 구성하여도 된다는 것은 이 분야의 지식을 숙지한 자들에게는 통상적인 지식이므로 이하 상기 PMOS 트랜지스터에 따른 동작 설명은 이하 생략하기로 한다.

도 4를 참고하면, T 신호가 선택되면 CMOS 인버터(I11)의 PMOS 트랜지스터로제 1 전달 라인은 상승하게 되며, 상기 T 신호는 제 1 전달 라인을 거쳐 구동 제어 회로(30)의 게이트에 인가됨으로써, NMOS 트랜지스터(MN14)는 도통되어 제 2 전달 라인을 접지 레벨로 유지시킨다. 반대로 C 신호가 선택되면 CMOS 인버터(I12)의 PMOS 트랜지스터로 인해 제 2 전달 라인은 상승하게 되며, 상기 C 신호는 제 2 전달 라인을 거쳐 구동 제어 회로(30)의 NMOS 트랜지터(MN13)를 턴온시키고, 제 1 전달 라인을 접지 전압 레벨로 유지시킨다. 그리고 T 신호와 C 신호중 어느 하나라도 선택되지 않으면, 트랜지스터들(MN13, MN14)은 동작하지 않는다. 어드레스 버퍼(110)의 출력은 둘 중(T, C) 어느 하나라도 선택되어야만 동작하게 되므로 상기 NMOS 트랜지스터들(MN13, MN14)로 인한 영향은 받지 않게 된다. 선택되지 않는 신호들 중 어느 하나라도 선택되면, 선택된 신호로 인해 비선택된 신호를 접지 레벨로 유지하도록 해줌으로써, 도 3에서와 같이 선택된 신호를 따라 비선택된 신호도 같이 상승하여 움직이는 문제점은 막을 수 있다.

만일에 본 발명의 구동 라인 제어 회로(130)를 추가하지 않고, 비선택된 신호를 강하게 접지 레벨로 유지시키기 위해 NMOS 트랜지스터의 크기를 크게 하면, PMOS 트랜지스터는 선택된 신호의 라인을 보다 늦게 상승시키게 된다. 그러므로 NMOS 트랜지스터의 크기를 PMOS 트랜지스터와 같이 크게 하는 것은 바람직하지 않은 일이다.

도 5에는 본 발명의 실시예에 따른 선택된 신호와 비선택 신호들의 출력 파형도가 도시되어 있다.

외부 입력 신호(INPUT)에 의해 처음 선택된 신호를 T라고 하면, 상기 선택된신호(T)는 인에이블되어 상승하게 되고, 비선택된 신호(C)는 상기 선택 신호(T)를 인가받은 NMOS 트랜지스터(MN13)에 의해 도 5에서와 같이, 접지 전압 레벨로 유지됨을 알 수 있다. 그러므로 상기 신호들(T, C)이 전달되는 제 1 및 제 2 전달 라인들 사이에 선택된 신호로 인한 비선택 신호의 커플링은 래치 형태로 구성된 트랜지스터들(MN13, MN14)에 의해 제거할 수 있다. 도 2에 도시된 모델링에서와 같이 신호들(T, C)의 두 전달 라인들 사이에 존재하는 커플링 커패시터들이 존재하여도 구동 라인 제어 회로(130)의 트랜지스터들(MN13, MN14)에 의해 선택, 비선택의 상태에 따라 전원 전압 레벨과 접지 전압 레벨로 각각 유지된다. 그러므로, 선택된 전달 라인을 따라 접지 전압 레벨로 유지되는 비선택 전달 라인이 상승하는 커플링은 발생되지 않는다.

상기 도 2의 전달 라인들 사이에 존재하는 커플링 커패시터는 한쪽 라인이 약하게 나마 레벨을 유지하고 있으면, 상기 전달 라인은 커플링의 영향을 받는다. 그러므로 어느 한 라인이라도 불안정하게 레벨을 유지하고 있으면 문제는 더욱 심각해진다. 그러나 본 발명에서와 같이 선택된 신호가 비선택된 신호의 전달 라인까지 제어함으로써 동시에 선택된 전달 라인은 전원 전압 레벨을 유지하고, 비선택된 전달 라인은 접지 전압 레벨을 유지하게 되어 비선택된 전달 라인은 커플링의 영향을 받지 않는다.

상술한 바와 같이 하나의 입력 신호에 두 개의 출력 신호가 전달되는 전달 라인들사이에 커플링 커패시터가 존재하여도 비선택된 전달 라인에 발생되는 커플링을 막을 수 있는 효과가 있다.

Claims (4)

1. 외부로부터 하나의 입력 신호를 인가받아 두 개의 어드레스 신호를 출력하는 어드레스 버퍼와;

   상기 제 1 출력 신호가 반전되어 제 1 전달 라인과;

   상기 제 2 출력 신호가 반전되어 제 2 전달 라인과;

   상기 제 1 및 제 2 전달 라인으로부터 발생된 신호를 반전시켜 상기 제 1 및 제 2 전달 라인들로 출력하는 구동 수단과;

   상기 입력 신호에 응답하여 상기 제 1 전달 라인과 제 2 전달 라인 중 하나만 선택될 때, 선택된 전달 라인은 전원 전압 레벨을 유지시키고, 상기 선택된 전달 라인의 신호로 인해 비선택된 전달 라인을 접지 전압 레벨로 유지시키는 출력 구동 라인 제어 수단을 포함하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 출력 구동 라인 제어 수단은

   게이트가 상기 제 1 전달 라인에 접속되고, 드레인이 상기 제 2 전달 라인에 접속되고, 소오스가 접지된 제 1 NMOS 트랜지스터와;

   게이트가 제 2 전달 라인에 접속되고, 드레인이 상기 제 1 전달 라인에 접속되고, 소오스가 접지된 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 구동 라인 제어 수단은 PMOS 트랜지스터들을 포함하는 반도체 메모리 장치.
4. 상기 제 1 및 제 2 전달 라인들은 둘 중의 하나만 선택되는 특징을 갖는 반도체 메모리 장치.

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