JP2004222248A - アナログ／デジタル入力モードを提供する入出力バッファ - Google Patents

Abstract

【課題】アナログ／デジタル入力モードを提供する入出力バッファが開示される。
【解決手段】本発明において、送信ゲートは、パッドから／にデジタル信号を送信し、アナログ／デジタル制御部は、アナログ／デジタル制御信号に応答してシュミットトリガの出力レベルを決める。送信制御部は、パッドと接地電圧との間に連結され、第１電源電圧、第２電源電圧、及びシュミットトリガの出力に応答して送信ゲートを制御する。内部ドライバ部は、シュミットトリガの出力を、内部デジタル信号として生成し、第２抵抗は、パッドに入力されるアナログ信号を内部アナログ信号に伝達する。外部ドライバ部は、内部信号に応答してパッドにデジタル出力信号を生成する。したがって、本発明の入出力バッファは、パッドに入力されるアナログ信号またはデジタル信号を、内部アナログ信号と内部デジタル信号として生成し、内部信号対に応答してパッドにデジタル信号を出力する。
【選択図】図２

Description

本発明は、半導体集積回路に関するものであり、特に、アナログ／デジタル入力モードを提供する入出力バッファに関するものである。

他の産業発達と共に、半導体産業発達は費用を節減し、かつ半導体デバイスの性能を向上させている。半導体産業はコンピュータなどのようなデータプロセッシング産業とビデオゲームなどのような周辺応用産業を支援する。このような応用は、共通的にデジタルフォーマットのデータを扱い、データ処理機能またはデータ貯蔵機能などを実行する。データ処理機能はロジックに実現され、データ貯蔵機能はメモリに実現される。これら機能は、典型的にデータ処理機能またはデータ貯蔵機能を提供する別個の半導体デバイスにより実現された。ところで、半導体デバイスの機能と性能が複雑になり、費用を減らそうとする努力の結果として、これら機能が一つのチップに実現されるに至った。

さらに、最近ビデオ及びオーディオプロセッシングを含むマルチメディア応用を支援する半導体デバイスが求められることによって、このようなプロセッシングのため互いに異なる信号フォーマット(すなわちアナログとデジタル)を支援する機能が追加される。このようなデジタルとアナログ信号応用は、アナログ回路とデジタル回路が一つのチップにエンベデッド(ｅｍｂｅｄｄｅｄ)される。そして、アナログ回路とデジタル回路が混在するミックス集積回路(以下“ミックスＩＣ”という)から各信号別にすなわち、アナログ信号用とデジタル信号用各々の別個の信号パッドを使用して信号受信または送信する。ところで、このように別個の信号パッドを使用すると、チップ面積に比べて相対的にパッド数が多くなってチップ面積を大きくする短所が生ずることができる。

したがって、ミックスＩＣでアナログ信号とデジタル信号とを入力することができる入出力バッファが求められる。

本発明の目的は、アナログ／デジタル入力モードを提供する入出力バッファを提供することにある。

上述の目的を達成するために、本発明の一実施の形態による入出力バッファは、パッドと、パッドから／にデジタル信号を伝達する第１抵抗と、第１抵抗と連結され、パッドから／にデジタル信号を送信する送信ゲートと、パッドに入力されるデジタル信号のトリガレベルを変化させて高速スイッチングするシュミットトリガと、シュミットトリガの出力を内部デジタル信号として生成する内部ドライバと、アナログ／デジタル制御信号に応答してシュミットトリガの出力レベルを決めるアナログ／デジタル制御部と、パッドと接地電圧との間に連結され、第１電源電圧、第２電源電圧及びシュミットトリガの出力に応答して送信ゲートを制御する送信制御部と、パッドに入力されるアナログ信号を内部アナログ信号に伝達する第２抵抗と、内部信号に応答してパッドにデジタル出力信号を生成する外部ドライバ部とを含む。

望ましくは、入出力バッファはパッドと連結される一定の電圧許容部をさらに具備し、一定の電圧許容部は、第２電源電圧と接地電圧との間に直列連結される第１及び第２ＰＭＯＳトランジスタを含み、第１ＰＭＯＳトランジスタのゲートは、パッドと連結され、第２ＰＭＯＳトランジスタのゲートは第２電源電圧に連結され、第１及び第２ＰＭＯＳトランジスタの連結点で、ウェルバイアス電圧が生成される。送信制御部は、パッドにそのソースが連結され、そのゲートに第１電源電圧が連結され、ウェルバイアス電圧がウェルバイアスに連結される第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインにそのドレインが連結され、そのゲートに第２電源電圧が連結される第１ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースにそのドレインが連結され、そのソースに接地電圧が連結され、そのゲートにシュミットトリガ出力が連結される第２ＮＭＯＳトランジスタとを含む。

送信ゲートは、第２抵抗とシュミットトリガとの間に連結され、第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、第２抵抗とシュミットトリガとの間に連結され、第１ＰＭＯＳトランジスタのドレインにゲーティングされ、ウェルバイアス電圧がウェルバイアスに連結されるＰＭＯＳトランジスタとを含む。外部ドライバ部は、第２電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを具備し、そのゲートが内部信号と相補内部信号に各々連結され、そのドレインが送信ゲートとシュミットトリガとの間に連結される。アナログ／デジタル制御部は、アナログ／デジタル制御信号を入力するインバータと、第２電源電圧とシュミットトリガ出力との間に連結され、インバータの出力にゲーティングされるＰＭＯＳトランジスタとを含む。

上述の目的を達成するために、本発明の第２実施の形態による入出力バッファは、パッドと、パッドから／にデジタル信号を伝達する第１抵抗と、第１抵抗と連結され、パッドから／にデジタル信号を送信する第１送信ゲートと、パッドに入力されるデジタル信号のトリガレベルを変化させて高速スイッチングするシュミットトリガと、シュミットトリガの出力を、内部デジタル信号として生成する内部ドライバと、アナログ／デジタル制御信号に応答してシュミットトリガの出力レベルを決めるアナログ／デジタル制御部と、パッドと接地電圧との間に連結され、第１電源電圧、第２電源電圧及びアナログ／デジタル制御部の出力に応答して送信ゲートを制御する送信制御部と、パッドに入力されるアナログ信号を伝達する第２抵抗と、アナログ信号を内部アナログ信号に送信する第２送信ゲートと、内部信号に応答してパッドにデジタル出力信号を生成する外部ドライバ部とを含む。

望ましくは、入出力バッファは、パッドと連結される一定の電圧許容部をさらに具備し、一定の電圧許容部は、第２電源電圧と接地電圧との間に直列連結される第１及び第２ＰＭＯＳトランジスタを含み、第１ＰＭＯＳトランジスタのゲートは、パッドと連結され、第２ＰＭＯＳトランジスタのゲートは、第２電源電圧に連結され、第１及び第２ＰＭＯＳトランジスタの連結点でウェルバイアス電圧が生成される。

アナログ／デジタル制御部は、アナログ／デジタル制御信号を入力する第１インバータと、第２電源電圧とシュミットトリガ出力との間に連結され、第１インバータの出力にゲーティングされる第１ＰＭＯＳトランジスタと、第１インバータの出力を入力してアナログ／デジタル制御部の第１出力を出力する第２インバータと、第１インバータの出力をレベルシフトさせるレベルシフトと、第１電源電圧にそのソースが連結され、第２インバータの出力にそのゲートが連結される第２ＰＭＯＳトランジスタと、第２電源電圧にそのソースが連結され、アナログ／デジタル制御部の第２出力である第２ＰＭＯＳトランジスタのドレインにそのドレインが連結され、レベルシフト出力にそのゲートが連結される第３ＰＭＯＳトランジスタとを含む。送信制御部は、パッドにそのソースが連結され、アナログ／デジタル制御部の第２出力がそのゲートに連結され、ウェルバイアス電圧がウェルバイアスに連結される第１ＰＭＯＳトランジスタと、第１ＰＭＯＳトランジスタのドレインにそのドレインが連結され、そのゲートに第２電源電圧が連結される第１ＮＭＯＳトランジスタと、第１ＮＭＯＳトランジスタのソースにそのドレインが連結され、そのソースに接地電圧が連結され、そのゲートにアナログ／デジタル制御部の第２出力が連結される第２ＮＭＯＳトランジスタとを含む。

第１送信ゲートは、第１抵抗と前記シュミットトリガとの間に連結され、第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、第１抵抗とシュミットトリガとの間に連結され、送信制御部の第１ＰＭＯＳトランジスタドレインにゲーティングされ、ウェルバイアス電圧がウェルバイアスに連結されるＰＭＯＳトランジスタとを含む。第２送信ゲートは第２抵抗と内部アナログ信号ノードとの間に連結され、第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、第２抵抗と内部アナログ信号ノードとの間に連結され、送信制御部の第１ＰＭＯＳトランジスタドレインにゲーティングされ、ウェルバイアス電圧がウェルバイアスに連結されるＰＭＯＳトランジスタとを含む。外部ドライバ部は、第２電源電圧と接地電圧との間に直列連結されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを具備し、そのゲートが内部信号と相補内部信号に各々連結され、そのドレインが送信ゲートとシュミットトリガとの間に連結される。

本発明の入出力バッファは、パッドに入力されるアナログ信号またはデジタル信号を、内部アナログ信号と内部デジタル信号として生成させ、内部信号対に応答してパッドにデジタル信号を出力する。

以下、本発明の望ましい実施の形態の詳細な説明が添付の図面を参照して説明される。図面の中で参照符号及び同一の構成要素に対しては、他の図面上に表示されても、可能な限り同一の参照番号及び符号に示していることは明白である。本明細書では説明の便宜のために、第１電源電圧ＶＤＤは１．８Ｖ程度に、第２電源電圧ＶＤＤ２は３．３Ｖ程度に設定される例に対して記述する。

図１は、本発明の第１実施の形態による入出力バッファを示す図面である。これを参照すると、入出力バッファ１００はパッド１０１、第１抵抗１０２、送信ゲート１０４、シュミットトリガ(ｓｃｈｍｉｄｔ ｔｒｉｇｇｅｒ、１０８)、内部ドライバ部(ｉｎＮＥｒ ｄｒｉｖｅｒ、１１０)、送信制御部１１１、一定電圧許容部(ｔｏｌｅｒａｎｔ)１２０、外部ドライバ部(ｏｕｔｅｒ ｄｒｉｖｅｒ、１３０)、アナログ／デジタル制御部１４０、及び第２抵抗１５０を含む。パッド１０１はアナログまたはデジタル入力信号を受信し、デジタル出力信号を送信する。第１抵抗１０２はパッド１０１と送信ゲート１０４との間に連結され、パッド１０１から入力される静電気電圧の内部回路に伝達されることを遮断する一種の保護回路である。

送信ゲート１０４は、第２電源電圧ＶＤＤ２にゲーティングされるＮＭＯＳトランジスタ１０５と以後に説明されるノードＮＧにゲーティングされるＰＭＯＳトランジスタ１０６で構成される。ＰＭＯＳトランジスタ１０６のウェルバイアス電圧ＶＦＷは、以後に説明される一定の電圧許容部１２０で提供される。シュミットトリガ１０８は、送信ゲート１０４を通じて伝達される入力信号のトリガレベルを変化させて高速スイッチングするようにする。内部ドライバ１１０は、シュミットトリガ１０８の出力に従って内部デジタル信号ＤＹを生成して、内部デジタル回路ブロック(図示しない)を駆動する。

送信制御部１１１は、パッド１０１と接地電圧ＶＳＳとの間に第１ＰＭＯＳトランジスタ１１２と第１及び第２ＮＭＯＳトランジスタ１１４、１１６が直列に連結される。第１ＰＭＯＳトランジスタ１１２のゲートは、第１電源電圧ＶＤＤ１に連結され、 Ｎウェルはウェルバイアス電圧ＶＦＷに連結される。第１ＮＭＯＳトランジスタ１１４のゲートは、第２電源電圧ＶＤＤ２に連結され、第２ＮＭＯＳトランジスタ１１６のゲートは、ノードＮＢに連結される。ノードＮＢは、シュミットトリガ１０８の出力ノードである。第１ＰＭＯＳトランジスタ１１２と第１ＮＭＯＳトランジスタ１１４との間のノードＮＣは、送信ゲート１０４のＰＭＯＳトランジスタ１０６のゲートに連結される。

一定の電圧許容部１２０は、第２電源電圧ＶＤＤ２とパッド１０１との間に直列連結される第２及び第３ＰＭＯＳトランジスタ１２２、１２４で構成される。第２ＰＭＯＳトランジスタ１２２のゲートは、パッド１０１と連結され、第３ＰＭＯＳトランジスタ１２４のゲートは、第２電源電圧ＶＤＤ２に連結される。第２ＰＭＯＳトランジスタ１２２と第３ＰＭＯＳトランジスタ１２４が連結されたノードの電圧がウェルバイアス電圧ＶＦＷになる。

外部ドライバ部１３０は、第２電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間に内部信号対ＰＵＥ、ＰＵＥＢにゲーティングされるＰＭＯＳトランジスタ１３２とＮＭＯＳトランジスタ１３４を含むインバータで構成される。デジタル出力モード時、内部信号ＰＵＥ、ＰＵＥＢは外部ドライバ部１３０と送信ゲート１０４、及び第１抵抗１０２を通じてパッド１０１に出力される。

アナログ／デジタル制御部１４０は、アナログ／デジタル制御信号ＳＰＵＥＮＢに応答してノードＮＢの電圧レベルを決める。制御部１４０は、アナログ／デジタル制御信号ＳＰＵＥＮＢを入力するインバータ１４２と、第２電源電圧ＶＤＤ２とノードＮＢとの間にインバータ１４２出力にゲーティングされるＰＭＯＳトランジスタ１４４を含む。アナログ／デジタル制御信号ＳＰＵＥＮＢは、ロジックローレベルである時に、デジタルモードであることを、そしてロジックハイレベルである時に、アナログモードであることを示す。第２抵抗１６０は、アナログ入力モード時、パッド１０１に入力されるアナログ信号を内部アナログ回路ブロック(図示しない)に伝達する。第２抵抗１６０も第１抵抗１０２と同一に保護回路の役割を果たす。

本実施の形態の入出力バッファ１００は、次のように動作する。

一番目に、アナログ入力モード時には、アナログ／デジタル制御信号ＳＰＵＥＮＢのロジックハイレベルに応答してインバータ１４２の出力がロジックローレベルになり、ノードＮＢは第２電源電圧ＶＤＤ２レベルのロジックハイレベルに設定される。内部デジタル信号ＤＹはロジックローレベルに出力される。これは、内部デジタル回路ブロック(図示しない)を駆動しないということを意味する。この時に、ロジックハイレベルのノードＮＢに応答してノードＮＣが接地電圧ＶＳＳのロジックローレベルになり、送信ゲートがオン（ｏｎ）になって、パッド１０１に入力される信号が第１抵抗１０２と送信ゲート１０４を通じてノードＮＡとノードＮＢに伝達されるが、ノードＮＢが既にロジックハイレベルで設定されているので、１０１に入力される信号は、内部デジタル信号ＤＹとして伝達されない。したがって、パッド１０１に入力される信号は、第２抵抗１５０を通じて内部アナログ信号ＡＹとして生成される。内部アナログ信号ＡＹは、内部アナログ回路ブロック(図示しない)を駆動させてチップ内部のアナログ動作が実行される。

二番目に、デジタル入力モード時には、アナログ／デジタル制御信号ＳＰＵＥＮＢのロジックローレベルに応答して制御部１４０のＰＭＯＳトランジスタ１４４がターンオフされる。パッド１０１に入力される信号は、第１抵抗１０２、送信ゲート１０４、シュミットトリガ１０８、及びドライバ部１１０を通じて内部デジタル信号ＤＹとして生成される。パッド１０１に入力される信号がロジックローレベルであれば、ノードＮＢは、ロジックハイレベルに、内部デジタル信号ＤＹは、ロジックローレベルに設定される。パッド１０１に入力される信号がロジックハイレベルであれば、ノードＮＢは、ロジックローレベルに、内部デジタル信号ＤＹは、ロジックハイレベルに設定される。内部デジタル信号ＤＹは、内部デジタル回路ブロック(図示しない)を駆動させてチップ内部のデジタル動作が実行される。

一方、パッドに入力される信号が第２電源電圧ＶＤＤ以上の電圧レベル、例えば５Ｖ程度に入力されれば、一定電圧許容部１２０の第３ＰＭＯＳトランジスタ１２４がターンオンされて、ウェルバイアス電圧ＶＦＷは５Ｖになる。そして、送信制御部１１１の第１ＰＭＯＳトランジスタ１１２がターンオンされて、ノードＮＣはほとんど５Ｖになる。これによって、送信ゲート１０４のＰＭＯＳトランジスタ１０６がターンオフされ、パッド１０１に入力される５Ｖ電圧レベルの信号は、ＮＭＯＳトランジスタ１０５を通じて内部デジタル信号ＤＹに伝達され、ノードＮＡは第２電源電圧ＮＤＤ２でＮＭＯＳトランジスタ１０５のしきい値電圧Ｖｔｈだけ降下された電圧、すなわち３．３Ｖ−Ｖｔｈ電圧レベルになる。これは第２電源電圧ＶＤＤ２以上のレベルがパッド１０１に入力されれば、第２電源電圧ＶＤＤ２レベルだけ降下させて内部回路ブロックへの伝達を遮断するためである。これによって、内部回路のトランジスタを高電圧ストレスから保護する。

三番目に、デジタル出力モード時には、内部信号対(ＰＵＥ、ＰＵＥＢ)に応答して決められるノードＮＡのロジックレベルが送信ゲート１０４と第１抵抗１０２を通じてパッド１０１に伝達される。

したがって、本実施の形態の入出力バッファ１００は、パッド１０１に入力されるアナログ信号またはデジタル信号を、内部アナログ信号ＡＹと内部デジタル信号ＤＹとして送信し、内部信号対ＰＵＥ、ＰＵＥＢに応答してパッド１０１にデジタル信号を出力する。

図２は、本発明の第２実施の形態による入出力バッファを示す図面である。これを参照すると、入出力バッファ２００は、パッド１０１、第１抵抗１０２、第１送信ゲート１０４、シュミットトリガ１０８、内部ドライバ部１１０、一定電圧許容部１２０、外部ドライバ部１３０、第２抵抗１５０、第２送信ゲート２１０、アナログ／デジタル制御部２２０、及び送信制御部２４０を含む。パッド１０１、第１抵抗１０２、第１送信ゲート１０４、シュミットトリガ１０８、内部ドライバ部１１０、一定電圧許容部１２０、外部ドライバ部１３０、及び第２抵抗１５０は図１の入出力バッファ１００のそれと同一であるので、説明の重複を避けるために具体的な説明は省略する。

第２送信ゲート２１０は、第２電源電圧ＶＤＤ２に応答するＮＭＯＳトランジスタ２１２と、以後に説明されるノードＮＨの電圧レベルに応答するＰＭＯＳトランジスタ２１４を含む。パッド１０１に入力されるアナログ入力信号は、第２抵抗１５０と第２送信ゲート２１０を通じて内部アナログ信号ＡＹとして生成される。

アナログ／デジタル制御部２２０は、第１及び第２インバータ２２２、２２６、第１乃至第３ＰＭＯＳトランジスタ２２４、２３０、２３２、及びレベルシフト２２８を含む。第１インバータ２２２は、アナログ／デジタル制御信号ＳＰＵＥＮＢを受信してノードＮＤに出力する。第１ＰＭＯＳトランジスタ２２４は、ノードＮＤの電圧レベルにゲーティングされてノードＮＢのレベルを決める。第２インバータ２２６は、ノードＮＤとノードＮＥとの間に連結され、レベルシフト２２８は、ノードＮＤとノードＮＦとの間に連結される。レベルシフト２２８は、０Ｖで第１電源電圧ＶＤＤ１レベルに入力されるアナログ／デジタル制御信号ＳＰＵＥＮＢのスイング(ｓｗｉｎｇ)幅を、０Ｖで第２電源電圧ＶＤＤ２レベルに転換させる。第２ＰＭＯＳトランジスタ２３０は、ノードＮＥの電圧レベルにゲーティングされ、第３ＰＭＯＳトランジスタ２３２は、ノードＮＦの電圧レベルにゲーティングされてノードＮＧのレベルを決める。

送信制御部２４０は、パッド１０１と接地電圧ＶＳＳとの間に直列連結される第１ＰＭＯＳトランジスタ２４２と第１及び第２ＮＭＯＳトランジスタ２４４、２４６を含む。第１ＰＭＯＳトランジスタ２４２は、ノードＮＧの電圧レベルにゲーティングされ、第１ＮＭＯＳトランジスタ２４４は、第２電源電圧ＶＤＤ２にゲーティングされ、第２ＮＭＯＳトランジスタ２４６は、ノードＮＥの電圧レベルにゲーティングされる。第１ＰＭＯＳトランジスタ２４２と第１ＮＭＯＳトランジスタ２４４との間のノードＮＨは、第１送信ゲート１０４のＰＭＯＳトランジスタ１０６ゲートと第２送信ゲート２１０のＰＭＯＳトランジスタ２１４ゲートに連結される。ＰＭＯＳトランジスタ１０６、２１４のウェル（ｗｅｌｌ）は、ウェルバイアス電圧ＶＦＷに連結される。

本実施の形態の入出力バッファ２００は、次のように動作する。

アナログ入力モード時、アナログ／デジタル制御信号ＳＰＵＥＮＢのロジックハイレベルに応答してノードＮＤがロジックローレベルになって、ＰＭＯＳトランジスタ２２４をターンオンさせ、ノードＮＢは、第２電源電圧ＶＤＤ２レベルのロジックハイレベルになる。ロジックハイレベルのノードＮＢに応答して内部デジタル信号ＤＹはロジックローレベルになって内部デジタル回路ブロック(図示しない)を駆動させない。パッド１０１に入力される信号は、第２抵抗１５０と第２送信ゲート２１０とを通じて、内部アナログ信号ＡＹとして生成される。この時に、第２送信ゲート２１０のＰＭＯＳトランジスタ２１４ゲートに、ノードＮＨのロジックローレベルが印加されて、ＰＭＯＳトランジスタ２１４がターンオンされるので、パッドに入力されるロジックハイレベル信号は、ＰＭＯＳトランジスタの２１４しきい値電圧Ｖｔｈ損失なしに、完全に内部アナログ信号ＡＹに伝達される。内部アナログ信号ＡＹは、内部アナログ回路ブロック(図示しない)を駆動する。

デジタル入力モード時、アナログ／デジタル制御信号ＳＰＵＥＮＢのロジックローレベルに応答してノードＮＤはロジックハイレベルになってＰＭＯＳトランジスタ２２４をターンオフさせる。パッド１０１に入力される信号は第１抵抗１０２、第１送信ゲート１０４、シュミットトリガ１０８、及び内部ドライバ部１１０を通じて内部デジタル信号ＤＹとして生成される。ロジックハイレベルのノードＮＤによってノードＮＥはロジックローレベルに、そしてノードＮＦは、第２電源電圧ＶＤＤ２にレベルシフトされたロジックハイレベルに設定される。ロジックローレベルのノードＮＥに応答して第２ＮＭＯＳトランジスタ２４６がターンオフされ、第２ＰＭＯＳトランジスタ２３０がターンオンされる。ノード ＮＧは第１電源電圧ＶＤＤ１レベルのロジックハイレベルになって送信制御部２４０のＰＭＯＳトランジスタ２４２をターンオフさせる。これによって、ノードＮＨはフローティングされて、以前の状態を有する。ノードＮＨの以前の状態電圧レベルに従ってパッド１０１に入力される信号レベルが第１送信ゲート１０４を通過しながら、変わることができ、最悪の場合に、ノードＮＡはパッド１０１に入力される第２電源電圧ＶＤＤ２レベルのロジックハイレベルの電圧レベルから、ＰＭＯＳトランジスタ１０６のしきい値電圧Ｖｔｈだけ降下した電圧レベルになる。

そして、パッドに入力される信号が第２電源電圧ＶＤＤ２以上の電圧レベル、例えば５Ｖ程度に入力されれば、一定電圧許容部１２０の第３ＰＭＯＳトランジスタ１２４がターンオンされて、ウェルバイアス電圧ＶＦＷは５Ｖになる。そして、送信制御部２４０の第１ＰＭＯＳトランジスタ２４２がターンオンされて、ノードＮＨはほとんど５Ｖになる。これによって、送信ゲート１０４のＰＭＯＳトランジスタ１０６がターンオフされ、パッド１０１に入力される５Ｖ電圧レベルの信号は、ＮＭＯＳトランジスタ１０５を通じて内部デジタル信号ＤＹに伝達され、ノードＮＡは第２電源電圧ＮＤＤ２からＮＭＯＳトランジスタ１０５のしきい値電圧Ｖｔｈだけ降下した電圧、すなわち３．３Ｖ−Ｖｔｈ電圧レベルになる。これは第２電源電圧ＶＤＤ２以上のレベルがパッド１０１に入力されれば、第２電源電圧ＶＤＤ２レベルだけ降下させて内部回路ブロックへの伝達を遮断するためであって、内部回路のトランジスタを高電圧ストレスから保護する。

デジタル出力モード時、内部信号対ＰＵＥ、ＰＵＥＢに応答して決められるノードＮＡのロジックレベルが送信ゲート１０４と第１抵抗１０２を通じてパッド１０１に伝達される。

したがって、本実施の形態の入出力バッファ２００は、パッド１０１に入力されるアナログ信号またはデジタル信号を、内部アナログ信号ＡＹと内部デジタル信号ＤＹとして生成し、内部信号対ＰＵＥ、ＰＵＥＢに応答してパッド１０１にデジタル信号を出力する。

以上、本発明は実施の形態をあげて記述したが、これは例示的なことに過ぎず、本発明の技術的思想及び範囲を制限、または限定することではない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で、多様な変化及び変更が可能であることは勿論である。

本発明の第１実施の形態によるアナログ／デジタル入出力回路を示す図面である。 本発明の第２実施の形態によるアナログ／デジタル入出力回路を示す図面である。

符号の説明

１００…入出力バッファ
１０１…パッド
１０２…第１抵抗
１０４…送信ゲート
１０６…ＰＭＯＳトランジスタ
１０８…シュミットトリガ
１１０…内部ドライバ部
１１１…送信制御部
１１２…第１ＰＭＯＳトランジスタ
１１４…第１ＮＭＯＳトランジスタ
１１６…第２ＮＭＯＳトランジスタ
１２０…一定電圧許容部
１２２…第２ＰＭＯＳトランジスタ
１２４…第３ＰＭＯＳトランジスタ
１３０…外部ドライバ部
１３２，１４４…ＰＭＯＳトランジスタ
１３４…ＮＭＯＳトランジスタ
１４０…アナログ／ディジタル制御部
１５０…第２抵抗

Claims (13)

1. パッドと、
   前記パッドから／にデジタル信号を伝達する第１抵抗と、
   前記第１抵抗と連結され、前記パッドから／に前記デジタル信号を送信する送信ゲートと、
   前記パッドに入力される前記デジタル信号のトリガレベルを変化させて、高速スイッチングするシュミットトリガと、
   前記シュミットトリガの出力を、内部デジタル信号として生成する内部ドライバと、
   アナログ／デジタル制御信号に応答して前記シュミットトリガの出力レベルを決めるアナログ／デジタル制御部と、
   前記パッドと接地電圧との間に連結され、第１電源電圧、第２電源電圧、及び前記シュミットトリガの出力に応答して前記送信ゲートを制御する送信制御部と、
   前記パッドに入力されるアナログ信号を内部アナログ信号に送信する第２抵抗と、
   内部信号に応答して、前記パッドを通してデジタル出力信号を生成する外部ドライバ部と
   を具備することを特徴とする入出力バッファ。
2. 前記入出力バッファは、
   前記パッドと連結される一定の電圧許容部をさらに具備し、
   前記一定の電圧許容部は、
   前記第２電源電圧と前記接地電圧との間に直列連結される第１及び第２ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは前記パッドと連結され、前記第２ＰＭＯＳトランジスタのゲートは前記第２電源電圧に連結され、前記第１及び第２ＰＭＯＳトランジスタの連結点でウェルバイアス電圧が生成されることを特徴とする請求項１に記載の入出力バッファ。
3. 前記送信制御部は、
   前記パッドにそのソースが連結され、そのゲートに前記第１電源電圧が連結され、前記ウェルバイアス電圧がウェルバイアスに連結される第１ＰＭＯＳトランジスタと、
   前記第１ＰＭＯＳトランジスタのドレインにそのドレインが連結され、そのゲートに前記第２電源電圧が連結される第１ＮＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタのソースにそのドレインが連結され、そのソースに前記接地電圧が連結され、そのゲートに前記シュミットトリガ出力が連結される第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項２に記載の入出力バッファ。
4. 前記送信ゲートは、
   前記第２抵抗と前記シュミットトリガとの間に連結され、前記第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、
   前記第２抵抗と前記シュミットトリガとの間に連結され、前記第１ＰＭＯＳトランジスタのドレインにゲーティングされ、前記ウェルバイアス電圧がウェルバイアスに連結されるＰＭＯＳトランジスタと
   を具備することを特徴とする請求項３に記載の入出力バッファ。
5. 前記外部ドライバ部は、
   前記第２電源電圧と前記接地電圧との間に直列連結されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを具備し、そのゲートが前記内部信号と相補内部信号に各々連結され、そのドレインが前記送信ゲートと前記シュミットトリガの間に連結されることを特徴とする請求項１に記載の入出力バッファ。
6. 前記アナログ／デジタル制御部は、
   前記アナログ／デジタル制御信号を入力するインバータと、
   前記第２電源電圧と前記シュミットトリガ出力との間に連結され、前記インバータの出力にゲーティングされるＰＭＯＳトランジスタと
   を具備することを特徴とする請求項１に記載の入出力バッファ。
7. パッドと、
   前記パッドから／にデジタル信号を伝達する第１抵抗と、
   前記第１抵抗と連結され、前記パッドから／に前記デジタル信号を送信する第１送信ゲートと、
   前記パッドに入力される前記デジタル信号のトリガレベルを変化させて、高速スイッチングするシュミットトリガと、
   前記シュミットトリガの出力を、内部デジタル信号として生成する内部ドライバと、
   アナログ／デジタル制御信号に応答して前記シュミットトリガの出力レベルを決めるアナログ／デジタル制御部と、
   前記パッドと接地電圧との間に連結され、第１電源電圧、第２電源電圧及び前記アナログ／デジタル制御部の出力に応答して前記送信ゲートを制御する送信制御部と、
   前記パッドに入力されるアナログ信号を伝達する第２抵抗と、
   前記アナログ信号を内部アナログ信号に送信する第２送信ゲートと、
   内部信号に応答して、前記パッドを通してデジタル出力信号を生成する外部ドライバ部と
   を具備することを特徴とする入出力バッファ。
8. 前記入出力バッファは、
   前記パッドと連結される一定の電圧許容部をさらに具備し、
   前記一定の電圧許容部は、
   前記第２電源電圧と前記接地電圧との間に直列連結される第１及び第２ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタのゲートは前記パッドと連結され、前記第２ＰＭＯＳトランジスタのゲートは前記第２電源電圧に連結され、前記第１及び第２ＰＭＯＳトランジスタの連結点でウェルバイアス電圧が生成されることを特徴とする請求項７に記載の入出力バッファ。
9. 前記アナログ／デジタル制御部は、
   前記アナログ／デジタル制御信号を入力する第１インバータと、
   前記第２電源電圧と前記シュミットトリガ出力との間に連結され、前記第１インバータの出力にゲーティングされる第１ＰＭＯＳトランジスタと、
   前記第１インバータの出力を入力して前記アナログ／デジタル制御部の第１出力を出力する第２インバータと、
   前記第１インバータの出力をレベルシフトさせるレベルシフトと、
   前記第１電源電圧にそのソースが連結され、前記第２インバータの出力にそのゲートが連結される第２ＰＭＯＳトランジスタと、
   前記第２電源電圧にそのソースが連結され、前記アナログ／デジタル制御部の第２出力である前記第２ＰＭＯＳトランジスタのドレインにそのドレインが連結され、前記レベルシフト出力にそのゲートが連結される第３ＰＭＯＳトランジスタと
   を具備することを特徴とする請求項７に記載の入出力バッファ。
10. 前記送信制御部は、
    前記パッドにそのソースが連結され、前記アナログ／デジタル制御部の第２出力がそのゲートに連結され、前記ウェルバイアス電圧がウェルバイアスに連結される第１ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインにそのドレインが連結され、そのゲートに前記第２電源電圧が連結される第１ＮＭＯＳトランジスタと、
    前記第１ＮＭＯＳトランジスタのソースにそのドレインが連結され、そのソースに接地電圧が連結され、そのゲートに前記アナログ／デジタル制御部の第２出力として連結される第２ＮＭＯＳトランジスタと
    を具備することを特徴とする請求項８または請求項９に記載の入出力バッファ。
11. 前記第１送信ゲートは、
    前記第１抵抗と前記シュミットトリガとの間に連結され、前記第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、
    前記第１抵抗と前記シュミットトリガとの間に連結され、前記送信制御部の前記第１ＰＭＯＳトランジスタのドレインにゲーティングされ、前記ウェルバイアス電圧がウェルバイアスとして連結されるＰＭＯＳトランジスタと
    を具備することを特徴とする請求項１０に記載の入出力バッファ。
12. 前記第２送信ゲートは、
    前記第２抵抗と前記内部アナログ信号ノードとの間に連結され、前記第２電源電圧にゲーティングされるＮＭＯＳトランジスタと、
    前記第２抵抗と前記内部アナログ信号ノードとの間に連結され、前記送信制御部の前記第１ＰＭＯＳトランジスタのドレインにゲーティングされ、前記ウェルバイアス電圧がウェルバイアスとして連結されるＰＭＯＳトランジスタと
    を具備することを特徴とする請求項１０に記載の入出力バッファ。
13. 前記外部ドライバ部は、
    前記第２電源電圧と前記接地電圧との間に直列連結されるＰＭＯＳトランジスタとＮＭＯＳトランジスタとを具備し、そのゲートが前記内部信号と相補内部信号に各々連結され、そのドレインが前記送信ゲートと前記シュミットトリガとの間に連結されることを特徴とする請求項７に記載の入出力バッファ。
    
    

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