KR102438005B1 - 입출력 회로 및 이를 포함하는 전자 소자 - Google Patents

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Abstract

실시 예는 입출력 패드, 입출력 패드를 통하여 입력되는 신호가 제공되는 제1 노드, 제1 노드에 연결되는 입력단, 제1 전압을 제공하는 제1 전원에 연결되는 제1 제어단, 제2 제어단, 및 출력단을 포함하는 전송 게이트, 제1 노드와 제2 노드 사이에 연결되고 제1 전압이 제공되는 입력단과 전송 게이트의 제2 제어단에 연결되는 출력단을 갖는 CMOS 트랜지스터를 포함하는 바이어스부, 제1 노드와 제2 노드 사이에 연결되는 소스와 드레인, 및 제1 노드에 연결되는 게이트를 포함하는 제1 제어 트랜지스터, 제1 노드와 CMOS 트랜지스터의 출력단과 전송 게이트의 제2 제어단의 접속 노드인 제3 노드 사이에 연결되는 소스와 드레인, 및 제3 노드에 연결되는 게이트를 포함하는 제2 제어 트랜지스터, 제2 노드에 연결되는 입력단을 갖는 제1 인버터, 및 제1 인버터의 출력단에 연결되는 게이트, 및 제1 전원과 전송 게이트의 출력단 사이에 연결되는 소스와 드레인을 포함하는 제3 제어 트랜지스터를 포함한다.

Description

입출력 회로 및 이를 포함하는 전자 소자{INPUT AND OUTPUT CIRCUIT AND AN ELECTRONIC DEVICE}
실시 예에는 입출력 회로 및 이를 포함하는 전자 소자에 관한 것이다.
전자 소자의 입출력 회로는 전자 장치의 내부 회로와 전자 장치 밖의 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. 전자 장치의 입출력 회로는 내부 회로와 외부 회로 간의 전압 신호를 송신 또는 수신할 수 있다.
전자 소자의 입출력 회로는 내부 회로와 외부 회로 간에 전기적 절연(electrical isolation)을 제공하는 경우, 또는 내부 회로가 외부 회로와 다른 레벨의 전압에서 동작하는 경우에 유용할 수 있다.
혼합(Mixed) CMOS 소자를 사용하는 로직 회로들 간에 신호를 송수신할 때, 동일한 전압을 갖는 송신 신호와 수신 신호를 송수신하는 것이 일반적이다. 회로를 구성하는 소자는 허용하는 동작 전압 이상의 전압으로 동작될 수 없다. 동작 전압 이상의 전압이 인가될 경우에는 소자의 신뢰성 문제와 누설 전류를 발생시킬 수 있고, 이로 인하여 정상적인 회로 동작이 수행될 수 없다. 그러나 송수신 장치에 포함된 소자들의 동작 전압이 서로 다르고, 소자가 허용하는 전압보다 더 높은 전압을 갖는 입력 신호를 수신해야 하는 경우가 요구될 수 있으며, 이러한 경우에도 소자가 동작될 수 있는 허용 모드(tolerant mode)가 소자에 요구된다.
실시 예는 하나의 동작 전압만을 사용하여 정적 누설(static leakage)없이 고전압 입력에 대한 내성을 가질 수 있고, 내부 회로를 보호할 수 있고, 고전압 입력을 동작 전압(DVDD)과 동일한 전압으로 변환시켜 내부 회로에 신호를 전달할 수 있는 입출력 회로 및 이를 포함하는 전자 소자를 제공한다.
실시 예에 따른 입출력 회로는 입출력 패드; 상기 입출력 패드를 통하여 입력되는 신호가 제공되는 제1 노드; 상기 제1 노드에 연결되는 입력단, 제1 전압을 제공하는 제1 전원에 연결되는 제1 제어단, 제2 제어단, 및 출력단을 포함하는 전송 게이트; 상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 전압이 제공되는 입력단과 상기 전송 게이트의 제2 제어단에 연결되는 출력단을 갖는 CMOS 트랜지스터를 포함하는 바이어스부; 상기 제1 노드와 상기 제2 노드 사이에 연결되는 소스와 드레인, 및 상기 제1 노드에 연결되는 게이트를 포함하는 제1 제어 트랜지스터; 상기 제1 노드와 상기 CMOS 트랜지스터의 출력단과 상기 전송 게이트의 제2 제어단의 접속 노드인 제3 노드 사이에 연결되는 소스와 드레인, 및 상기 제3 노드에 연결되는 게이트를 포함하는 제2 제어 트랜지스터; 상기 제2 노드에 연결되는 입력단을 갖는 제1 인버터; 및 상기 제1 인버터의 출력단에 연결되는 게이트, 및 상기 제1 전원과 상기 전송 게이트의 출력단 사이에 연결되는 소스와 드레인을 포함하는 제3 제어 트랜지스터를 포함한다.
상기 입출력 회로는 상기 제1 인버터와 직렬 연결되는 제2 인버터를 더 포함할 수 있고, 상기 제2 인버터의 출력은 상기 제2 노드와 연결될 수 있다.
상기 입출력 회로는 상기 전송 게이트의 상기 출력단에 연결되는 버퍼를 더 포함할 수 있다.
상기 입출력 회로는 상기 입출력 패드와 상기 제1 노드 사이에 연결되는 저항을 더 포함할 수 있다.
상기 입출력 회로는 플로팅 노드를 포함하는 플로팅 회로를 더 포함할 수 있고, 상기 제1 및 제2 제어 트랜지스터들 각각은 상기 플로팅 노드와 연결되는 벌크(bulk)를 더 포함할 수 있다.
상기 입출력 회로는 상기 플로팅 노드와 연결되는 게이트, 상기 제1 전원과 상기 입출력 패드 사이에 연결되는 제1 PMOS 트랜지스터, 상기 제1 전압에 제공되는 게이트, 및 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원과 상기 입출력 패드 사이에 연결되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터, 및 상기 제2 전원에 연결되는 게이트, 및 상기 제1 NMOS 트랜지스터와 상기 제2 전원 사이에 연결되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 포함하는 ESD 보호부를 더 포함할 수 있다.
상기 플로팅 회로는 제1 드레인, 상기 입출력 패드과 연결되는 제1 소스, 및 상기 제1 전압이 제공되는 제1 게이트, 및 제1 벌크를 포함하는 제1 PMOS 트랜지스터; 및 상기 입출력 패드와 연결되는 제2 게이트, 상기 제1 전압이 제공되는 제2 소스, 및 상기 제1 PMOS 트랜지스터의 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크를 포함하는 제2 PMOS 트랜지스터를 포함할 수 있고, 상기 플로팅 노드는 상기 제1 드레인과 상기 제2 드레인의 접속 노드일 수 있다.
상기 전송 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 패스 트랜지스터(pass transistor)이고, 상기 전송 게이트의 PMOS 트랜지스터는 상기 플로팅 노드에 연결된 벌크를 포함할 수 있다.
다른 실시 예에 따른 입출력 회로는 입출력 패드; 상기 입출력 패드를 통하여 입력되는 신호가 제공되는 제1 노드; 상기 제1 노드에 연결되는 입력단, 제1 전압을 제공하는 제1 전원에 연결되는 제1 제어단, 제2 제어단, 및 출력단을 포함하는 전송 게이트; 상기 제1 노드와 제2 노드 사이에 연결되는 소스와 드레인, 및 상기 제1 노드에 연결되는 게이트를 포함하는 제1 제어 트랜지스터; 제1 게이트 및 상기 제1 노드와 제3 노드 사이에 연결되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터; 상기 제1 게이트와 연결되고, 상기 제1 전압이 제공되는 제2 게이트 및 상기 제2 노드와 상기 제3 노드 사이에 연결되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터; 상기 제1 노드와 상기 제3 노드 사이에 연결되는 소스와 드레인, 및 상기 제3 노드에 연결되는 게이트를 포함하는 제2 제어 트랜지스터; 상기 제2 노드에 연결되는 입력단을 갖는 제1 인버터 및 상기 제1 인버터와 직렬 연결되는 제2 인버터를 포함하는 래치; 및 상기 제1 인버터의 출력단에 연결되는 게이트, 및 상기 제1 전원과 상기 전송 게이트의 출력단 사이에 연결되는 소스와 드레인을 포함하는 제3 제어 트랜지스터를 포함하고, 상기 제3 노드는 상기 전송 게이트의 제2 제어단에 연결된다.
상기 래치의 출력단은 상기 제2 노드에 연결될 수 있다.
상기 입출력 회로는 상기 전송 게이트의 상기 출력단에 연결되는 버퍼를 더 포함할 수 있다.
상기 입출력 회로는 상기 입출력 패드와 상기 제1 노드 사이에 연결되는 저항을 더 포함할 수 있다.
상기 입출력 회로는 플로팅 노드를 포함하는 플로팅 회로를 더 포함할 수 있고, 상기 플로팅 회로는 제1 드레인, 상기 입출력 패드과 연결되는 제1 소스, 및 상기 제1 전압이 제공되는 제1 게이트, 및 제1 벌크를 포함하는 제2 PMOS 트랜지스터; 및 상기 입출력 패드와 연결되는 제2 게이트, 상기 제1 전압이 제공되는 제2 소스, 및 상기 제2 PMOS 트랜지스터의 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크를 포함하는 제3 PMOS 트랜지스터를 포함할 수 있고, 상기 플로팅 노드는 상기 제1 드레인과 상기 제2 드레인의 접속 노드일 수 있다.
상기 입출력 회로는 상기 플로팅 노드와 연결되는 게이트, 상기 제1 전원과 상기 입출력 패드 사이에 연결되는 제4 PMOS 트랜지스터, 상기 제1 전압에 제공되는 게이트, 및 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원과 상기 입출력 패드 사이에 연결되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터, 및 상기 제2 전원에 연결되는 게이트, 및 상기 제2 NMOS 트랜지스터와 상기 제2 전원 사이에 연결되는 소스와 드레인을 포함하는 제3 NMOS 트랜지스터를 포함하는 ESD 보호부를 더 포함할 수 있다.
상기 제1 제어 트랜지스터는 상기 플로팅 노드와 연결되는 벌크(bulk)를 더 포함할 수 있다.
상기 제2 제어 트랜지스터는 상기 플로팅 노드와 연결되는 벌크를 더 포함할 수 있다.
상기 전송 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 패스 트랜지스터(pass transistor)이고, 상기 전송 게이트의 PMOS 트랜지스터는 상기 플로팅 노드에 연결된 벌크를 포함할 수 있다.
상기 제4 PMOS 트랜지스터는 상기 플로팅 노드에 연결되는 벌크를 포함할 수 있다.
상기 제1 내지 제3 제어 트랜지스터들 각각은 PMOS 트랜지스터일 수 있다.
실시 예에 따른 전자 소자는 상술한 실시 예에 따른 입출력 회로; 데이터 및 제어 신호를 출력하는 내부 회로; 상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제어 신호들을 생성하는 입출력 제어부; 및 상기 제어 신호들에 기초하여 드라이빙되고, 드라이빙된 결과에 따른 전압을 상기 입출력 패드에 제공하는 출력 드라이버를 포함한다.
실시 예는 정적 누설(static leakage)없이 고전압 입력에 대한 내성을 가질 수 있고, 내부 회로를 보호할 수 있고, 고전압 입력을 동작 전압(DVDD)과 동일한 전압으로 변환시켜 내부 회로에 신호를 전달할 수 있다.
도 1은 실시 예에 따른 입출력 회로를 나타낸다.
도 2는 입력 신호의 전압이 제1 전압을 초과할 때, 실시 예에 따른 입출력 회로의 제3 노드의 전압, 제1 노드의 전압, 및 제5 노드의 전압에 관한 시뮬레이션 결과를 나타낸다.
도 3은 입력 신호의 전압이 제1 전압을 초과할 때, 실시 예에 따른 입출력 회로의 제1 노드의 전압과 제3 노드의 전압에 관한 다른 시뮬레이션 결과를 나타낸다.
도 4는 입력 신호의 전압이 제1 전압 이하일 때, 실시 예에 따른 입출력 회로의 제5 노드의 전압에 관한 시뮬레이션 결과를 나타낸다.
도 5는 도 1에 도시된 입출력 회로를 포함하는 전자 소자를 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조 번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
또한, 이상에서 기재된 "포함하다", "구성하다", 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 또한 이상에서 기재된 "대응하는" 등의 용어는 "대향하는" 또는 "중첩되는" 의미들 중 적어도 하나를 포함할 수 있다.
"플로트(float) 또는 플로팅(floating)" 이라는 용어는 상세한 설명에서 회로의 특정 부분이 임의의 특정 전압 값에 한정되지 않는다는 것을 나타내는데 사용될 수 있다.
도 1은 실시 예에 따른 입출력 회로(100)를 나타낸다.
도 1을 참조하면, 입출력 회로(100)는 입출력 패드(101), 플로팅 회로(110), ESD 보호부(120), 및 신호 전송부(130)를 포함한다.
플로팅 회로(110)는 플로팅 노드(FNW)를 제공한다. 예컨대, 플로팅 회로(110)는 플로팅 N웰 노드(Floating N-Well Node, FNW)를 제공할 수 있다.
플로팅 N웰 노드(FNW)는 ESD 보호부(120)에 포함된 PMOS 트랜지스터와 신호 전송부(130)에 포함된 PMOS 트랜지스터의 벌크(bulk)(또는 바디(body)) 또는 벌크 노드(또는 바디 노드)에 연결될 수 있다.
예컨대, 플로팅 노드는 플로팅 N웰 노드(Floating N-Well Node, FNW)일 수 있다. 예컨대, 트랜지스터의 벌크(bulk)는 트랜지스터의 벌크 노드일 수 있고, 트랜지스터의 바디는 트랜지스터의 바디 노드일 수 있다.
예컨대, 플로팅 회로(110)는 입출력 패드(101)와 플로팅 노드(FNW) 사이에 연결되는 트랜지스터(MP1), 및 제1 전원과 플로팅 노드(FNW) 사이에 연결되는 트랜지스터(MP2)를 포함할 수 있다.
트랜지스터(MP1)는 제1 드레인, 입출력 패드(101)과 연결되는 제1 소스, 및 제1 전원의 제1 전압(DVDD)이 제공되는 제1 게이트, 제1 벌크(bulk)(또는 바디), 및 제1 벌크(또는 바디)와 연결된 제1 벌크 노드(111)(또는 바디 노드)를 포함할 수 있다.
트랜지스터(MP2)는 입출력 패드(101)와 연결되는 제2 게이트, 제1 전원의 제1 전압(DVDD)이 제공되는 제2 소스, 및 트랜지스터(MP1)의 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크(bulk)(또는 바디), 및 제2 벌크(또는 바디)와 연결된 제2 벌크 노드(112)(또는 바디 노드)를 포함할 수 있다.
트랜지스터(MP1)의 제1 드레인과 트랜지스터(MP2)의 제2 드레인의 접속 노드는 상기 플로팅 노드일 수 있다.
트랜지스터들(MP1, MP2) 각각은 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
플로팅 노드(FNW)는 트랜지스터(M1)의 제1 벌크 노드(112)와 트랜지스터(M2)의 제2 벌크 노드(112)와 직접 연결된다.
입출력 패드(101)에 제1 전원의 제1 전압(DVDD)보다 낮은 전압이 인가되는 경우에는 트랜지스터(MP1)은 턴 오프될 수 있고, 플로팅 회로(110)의 플로팅 노드(FNW)는 입출력 패드(101)로부터 플로팅될 수 있고, 트랜지스터(MP2)의 게이트 전압인 입출력 패드(101)로 인가되는 입력 신호의 전압(VIN)에 의하여 플로팅 N웰 노드의 전압이 제어될 수 있다.
반면에 입출력 패드(101)에 제1 전원의 제1 전압(DVDD)보다 높은 전압이 인가되는 경우에는 트랜지스터(MP1)는 턴 온될 수 있고, 트랜지스터(MP2)는 턴 오프될 수 있고, 플로팅 회로(110)의 플로팅 노드(FNW)는 입출력 패드(101)에 입력되는 신호의 전압(VIN)과 동일한 전압을 가질 수 있으며, 이로 인하여 플로팅 회로(110), ESD 보호부(120), 및 신호 전송부에 포함되는 PMOS 트랜지스트들의 누설 전류 발생을 방지할 수 있다.
ESD 보호부(120)는 입출력 패드(101)로 ESD(electro static discharge)가 입력될 때, ESD로부터 입출력 회로(100)에 연결되는 소자들을 보호하는 역할을 할 수 있다.
ESD 보호부(120)는 3개의 트랜지스터들(MP3, MN1, MN2)을 포함할 수 있다.
트랜지스터(MP3)는 플로팅 노드(FNW)에 연결되는 게이트를 포함하고, 제1 전원과 입출력 패드(101) 사이에 연결될 수 있다.
예컨대, 트랜지스터(MP3)는 PMOS 트랜지스터일 수 있고, 제1 전원에 연결되는 소스, 입출력 패드(101)에 연결되는 드레인, 플로팅 노드(FNW)에 연결되는 게이트, 플로팅 노드(FNW)에 연결된 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
트랜지스터(MN1)는 제1 전원의 전압(DVDD)이 제공되는 게이트를 포함하고, 입출력 패드(101)와 제2 전원 사이에 연결될 수 있다. 예컨대, 트랜지스터(MN1)는 NMOS 트랜지스터일 수 있고, 소스, 제1 전원의 전압(DVDD)이 제공되는 게이트, 및 입출력 패드(101)에 연결되는 드레인을 포함할 수 있다.
예컨대, 제1 전원의 제1 전압(DVDD)은 제2 전원의 제2 전압(VSS)보다 클 수 있다. 예컨대, 제2 전원은 접지 또는 그라운드일 수 있으나, 이에 한정되는 것은 아니다.
트랜지스터(MN2)는 트랜지스터(MN1)와 제2 전원 사이에 연결되고, 제2 전원의 전압(VSS)이 제공되는 게이트를 포함할 수 있다. 예컨대, 트랜지스터(MN2)는 NMOS 트랜지스터일 수 있고, 트랜지스터(MN1)의 소스에 연결되는 드레인과 제2 전원에 연결되는 소스와 게이트를 포함할 수 있다.
제1 전원의 전압(DVDD)을 초과하는 높은 전압을 갖는 ESD가 입출력 패드(101)로 입력되면, 트랜지스터(MP3)는 턴 오프될 수 있고, 트랜지스터들(MN1, MN2)은 턴 온되어 ESD는 제2 전원으로 바이패스될 수 있고, 이로 인하여 ESD는 입출력 패드(101)로부터 신호 전송부(130)로 전달되지 않을 수 있고, 신호 전송부(130)는 ESD로부터 보호될 수 있다.
입출력 회로(100)는 입출력 패드(101)와 제1 노드(N1) 사이에 연결되는 저항(R1)을 더 포함할 수 있다. 저항(R1)은 입출력 패드(101)를 통하여 입력된 신호를 제1 노드(N1)로 전송하고, 입출력 패드로부터 제1 노드(N1)로 흐르는 전류의 세기를 제어하거나 또는 제한할 수 있다. 다른 실시 예에서 저항(R1)은 생략될 수 있고, 제1 노드(N1)는 입출력 패드(101)와 직접 연결될 수도 있다.
신호 전송부(130)는 전송 게이트(131), 버퍼(132), 바이어스부(133), 및 제1 제어 트랜지스터(MP5), 제2 제어 트랜지스터(MP7)를 포함할 수 있다.
신호 전송부(130)는 제3 제어 트랜지스터(MP8), 및 인버터들(134a, 134b)을 포함하는 래치(134)를 더 포함할 수 있다.
전송 게이트(131)는 입력단(131a)과 출력단(131b), 및 2개의 제어단들(131c,131d)을 포함할 수 있으며, 2개의 제어단들(131c, 131d)로 입력되는 제어 신호들 또는 바이어스 신호들에 의하여 입력단(131a)으로 입력되는 신호를 출력단(131b)으로 전송할 수 있다.
예컨대, 전송 게이트(131)는 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN3)을 포함하는 패드 트랜지스터(pass transistor)로 구현될 수 있다.
입력단(131a)은 PMOS 트랜지스터(MP4)의 소스와 NMOS 트랜지스터(MN3)의 소스가 서로 접속되는 노드일 수 있다. 예컨대, 제1 노드(N1)는 입출력 패드(101)(또는 저항(R1))과 전송 게이트(131)의 입력단(131a)의 접속 노드일 수 있다.
출력단(131b)은 PMOS 트랜지스터(MP4)의 드레인과 NMOS 트랜지스터(MN3)의 드레인이 서로 접속되는 노드일 수 있고, 버퍼(132)의 입력단에 연결될 수 있다.
예컨대, 전송 게이트(131)의 2개의 제어단들(131c, 131d)은 NMOS 트랜지스터(MN3)의 게이트와 PMOS 트랜지스터(MP4)의 게이트일 수 있다. 전송 게이트(131)의 제1 제어단(또는 NMOS 트랜지스터(MN3)의 게이트, 131c)에는 제1 전원의 제1 전압(DVDD)이 제공될 수 있다.
전송 게이트(131)의 PMOS 트랜지스터(MP4)는 플로팅 노드(FNW)에 연결된 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
버퍼(132)는 전송 게이트(131)의 출력단(131b)으로부터 제공되는 신호를 버퍼링하고, 버퍼링된 신호(Y)를 출력 단자(102)로 출력한다. 예컨대, 버퍼(132)는 직렬 연결되는 인버터들(131a, 131b)로 구현될 수 있다. 예컨대, 인버터들(132a, 132b) 각각은 제1 전원의 제1 전압(DVDD)과 제2 전원의 제2 전압(VSS)에 의하여 바이어스될 수 있다.
바이어스부(133)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 제1 노드(N1)의 전압과 제2 노드(N2)의 전압에 기초하여, 전송 게이트(131)의 제2 제어단(131d)에 제공되는 제어 신호를 제어한다. 바이어스부(133)는 "스위칭부", 또는 "전송 제어부"로 표현될 수도 있다.
예컨대, 바이어스부(133)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되는 PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN4)를 포함할 수 있으며, PMOS 트랜지스터(MP6)의 게이트와 NMOS 트랜지스터(MN4)의 게이트는 서로 접속될 수 있고, PMOS 트랜지스터(MP6)의 게이트와 NMOS 트랜지스터(MN4)의 게이트의 접속 노드에는 제1 전원의 제1 전압(DVDD)이 제공될 수 있다.
또한 PMOS 트랜지스터(MP6)의 소스는 제1 노드(N1)에 접속될 수 있고, NMOS 트랜지스터(MN4)의 소스는 제2 노드(N2)에 접속될 수 있고, PMOS 트랜지스터(MP6)의 드레인과 NMOS 트랜지스터(MN4)의 드레인은 서로 접속될 수 있다.
그리고 PMOS 트랜지스터(MP6) 및 NMOS 트랜지스터(MN4) 각각은 플로팅 노드(FNW)에 연결된 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
예컨대, 바이어스부(133)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 제1 전원의 제1 전압(DVDD)이 제공되는 입력단과 전송 게이트(131)의 제2 제어단(131d)에 연결되는 출력단을 포함하는 CMOS 트랜지스터의 형태일 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 바이어스부(133)의 입력단은 PMOS 트랜지스터(MP6)의 게이트와 NMOS 트랜지스터(MN4)의 게이트의 접속 노드일 수 있고, 바이어스부(133)의 출력단은 PMOS 트랜지스터(MP6)의 드레인과 NMOS 트랜지스터(MN4)의 드레인의 접속 노드일 수 있다.
제1 제어 트랜지스터(MP5)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되며, 제1 노드(N1)의 전압에 기초하여 제1 노드(N1)의 전압을 제2 노드(N2)로 전달한다.
예컨대, 제1 제어 트랜지스터(MP5)는 제1 노드(N1)와 제2 노드 사이에 연결되는 소스와 드레인, 및 제1 노드(N1)에 연결되는 게이트를 포함할 수 있다.
또한 예컨대, 제1 제어 트랜지스터(MP5)는 PMOS 트랜지스터일 수 있으며, 플로팅 노드(FNW)에 연결된 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
예컨대, 제1 제어 트랜지스터(MP5)는 PMOS 트랜지스터일 수 있고, 제1 노드(N1)의 전압이 로우 레벨일 때, 제1 제어 트랜지스터(MP5)는 턴 온될 수 있고, 제2 노드(N2)의 전압은 로우 레벨을 가질 수 있다.
제2 제어 트랜지스터(MP7)는 제1 노드(N3)와 제3 노드(N3) 사이에 연결되는 소스와 드레인, 및 제3 노드(N3)에 접속되는 게이트를 포함한다. 예컨대, 제3 노드(N3)는 바이어스부(133)의 출력단일 수 있다.
또한 제2 제어 트랜지스터(MP7)는 PMOS 트랜지스터일 수 있으며, 플로팅 노드(FNW)에 연결된 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
래치(134)는 제2 노드(N2)와 연결되고, 제2 노드(N2)의 전압을 저장하고, 저장된 제2 노드(N2)의 전압을 제2 노드(N2)에 피드백할 수 있다.
래치(134)는 직렬 연결되는 2개의 인버터들(134a, 134b)을 포함할 수 있다.
인버터(134a)는 PMOS 트랜지스터(MP9)와 NMOS 트랜지스터(MN5)를 포함하는 CMOS 인버터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
인버터(134b)는 PMOS 트랜지스터(MP10)와 NMOS 트랜지스터(MN6)를 포함하는 CMOS 인버퍼로 구현될 수 있으나, 이에 한정되는 것은 아니다. 인버터(134b)의 출력단은 인버터(134a)의 입력단과 연결될 수 있다. 래치(134)의 PMOS 트랜지스터(MP9)는 PMOS 트랜지스터(MP9)의 소스에 연결되는 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있고, 래치(134)의 PMOS 트랜지스터(MP10)는 PMOS 트랜지스터(MP10)의 소스에 연결되는 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
제3 제어 트랜지스터(MP8)는 제4 노드(N4)에 연결되는 게이트, 및 제1 전원과 전송 게이트(131)의 출력단(131b) 사이에 연결되는 소스와 드레인을 포함할 수 있다. 제4 노드(N4)는 래치(134)의 인버터(134a)의 출력단과 인버터(134b)의 입력단의 접속 노드일 수 있다.
예컨대, 제3 제어 트랜지스터(MP8)의 소스는 전송 게이트(131)의 제1 제어단(131c)에 접속될 수 있고, 제3 제어 트랜지스터(MP8)의 드레인은 제5 노드(N5)에 접속될 수 있다. 예컨대, 제5 노드(N5)는 전송 게이트(131)의 출력단(131b)과 버퍼(132)의 입력단의 접속 노드일 수 있다.
제3 제어 트랜지스터(MP8)는 제3 제어 트랜지스터(MP8)의 소스에 연결되는 벌크(또는 바디), 및 벌크와 연결된 벌크 노드(또는 바디 노드)를 포함할 수 있다.
입력 신호의 전압(VIN)의 크기에 따른 신호 전송부(130)의 동작을 설명한다.
먼저 입력 신호의 전압(VIN)이 입출력 회로(100)의 동작 전압(DVDD) 이하인 경우(노멀 모드)인 경우에 대하여 설명한다.
입력 신호의 전압(VIN)이 제2 전압(VSS, 예컨대, 0[V])일 때(또는 제1 노드(N1)의 전압이 제2 전압(VSS)), 제1 제어 트랜지스터(MP5)는 턴 온되고, 제1 노드(N1)의 전압은 제2 노드(N2)에 전달되어 제2 노드(N2)의 전압은 0[V]가 되고, 바이어스부(133)의 출력단(또는 제3 노드(N3))의 전압은 0[V]가 되어 전송 게이트(131)의 PMOS 트랜지스터(MP4)가 턴 온되어 전송 게이트의 출력단의 전압은 0[V]가 된다.
입력 신호의 전압(VIN)(또는 제1 노드(N1)의 전압)이 0[V]에서 제1 전원의 제1 전압(DVDD)까지 상승하는 구간에서는, 제1 제어 트랜지스터(MP5), 바이어스부(133)의 NMOS 트랜지스터(MN4), 및 제2 제어 트랜지스터(MP7)의 동작에 의하여 제2 노드(N2)의 전압과 제3 노드(N3)의 전압은 상승한다.
또한 제1 노드(N1)의 전압이 제1 전원의 제1 전압(DVDD)까지 상승하면, 제1 제어 트랜지스터(MP5)는 턴 오프되고, 제2 노드(N2)의 전압은 제1 전압(DVDD)에서 제1 제어 트랜지스터(MP5)의 문턱 전압(Vtp)을 뺀 값(DVDD-Vtp)까지 상승될 수 있고, 제3 노드(N2)의 전압은 제2 제어 트랜지스터(MP7)에 의하여 DVDD-Vtp까지 상승될 수 있고, 이로 인하여 전송 게이트(131)의 PMOS 트랜지스터(MP4)는 여전히 턴 온 상태를 유지할 수 있고, 제1 노드(N1)의 전압(DVDD)을 제5 노드(N5)로 전달할 수 있다.
또한 래치(134)에 의하여 제2 노드(N2)의 전압은 제1 전압(DVDD)까지 상승될 수 있고, 제4 노드(N4)의 전압은 제2 전압(VSS)이 될 수 있고, 이로 인하여 제3 제어 트랜지스터(MP8)가 턴 온될 수 있고, 전송 게이트(131)의 출력단(131b)의 전압이 안정적으로 제1 전압(DVDD)이 되도록 할 수 있다.
제3 제어 트랜지스터(MP8)가 없는 경우에는 전송 게이트(131)의 출력단의 전압 상승의 한계로 인하여 버퍼(132)에서 전류 누설이 발생될 수 있다. 실시 예는 제3 제어 트랜지스터(MP3)에 의하여 전송 게이트(131)의 출력단의 전압을 안정적으로 제1 전압(DVDD)까지 상승시킬 수 있고, 이로 인하여 버퍼(132)에서 전류 누설이 발생을 억제할 수 있다.
다음으로 입력 신호의 전압(VIN)이 입출력 회로(100)의 동작 전압(DVDD)을 초과하는 경우(허용 모드(tolerant mode))일 때에 관하여 설명한다.
제1 구간과 제2 구간으로 구분하여 설명한다.
제1 구간은 입력 신호의 전압(VIN) 또는 제1 노드(N1)의 전압이 제1 전압(DVDD)을 초과하고 DVDD+Vtp 미만인 구간일 수 있고, 제2 구간은 입력 신호의 전압(VIN) 또는 제1 노드(N1)의 전압이 DVDD+Vtp 이상인 구간일 수 있다.
제1 구간에서는 플로팅 노드(FNW)는 입출력 패드(101)에 입력되는 신호의 전압(VIN)(또는 제1 노드(N1)의 전압)을 따라가며 상승할 수 있다.
제1 노드(N1)의 전압에 의하여 제1 제어 트랜지스터(MP5)는 턴 오프 상태를 유지하고, 제2 제어 트랜지스터(MP7)에 의하여 제3 노드(N3)의 전압은 DVDD-Vtp보다 더 높게 상승될 수 있고, 이로 인하여 전송 게이트(131)의 PMOS 트랜지스터(MP4)를 턴 오프시킬 수 있다. 이때 제2 노드(N2)의 전압은 제1 전압(DVDD)을 유지할 수 있고, 제3 제어 트랜지스터(MP8)는 턴 온 상태를 유지하므로 제5 노드(N5)의 전압은 제1 전압(DVDD)을 유지할 수 있다.
제2 구간에서는 제2 노드(N2)의 전압이 제1 전압(DVDD)을 유지하고, 제1 제어 트랜지스터(MP5)는 턴 오프 상태를 유지하고, 제3 노드(N3)의 전압은 바이어스부(133)의 PMOS 트랜지스터(MP6)의 턴 온에 의하여 상승될 수 있고, 제3 노드(N3)의 전압은 제1 노드(N2)의 전압과 동일한 전압이 될 수 있고, 전송 게이트(131)의 PMOS 트랜지스터(MP4)는 턴 오프 상태를 유지할 수 있다. 이때 바이어스부(133)의 NMOS 트랜지스터(MN4)는 턴 오프되기 때문에, 제2 노드(N2)의 전압이 제3 노드(N3)의 전압으로 상승되는 것을 차단하여 제2 노드(N2)의 전압을 제1 전압(DVDD)로 유지시킬 수 있고, 이로 인하여 제3 제어 트랜지스터(MP8)는 턴 온 상태를 안정적으로 유지할 수 있고, 제5 노드(N5)의 전압은 제1 전압(DVDD)으로 안정적으로 유지될 수 있다.
제1 노드(N1)의 전압이 다시 제1 전압(DVDD) 이하로 내려가면 제3 노드(N3)의 전압은 DVDD-Vtp로 내려가게 되고, 전송 게이트(131)의 PMOS 트랜지스터(MP4)가 턴 온될 수 있고, 제1 노드(N1)의 전압이 전송 게이트(131)를 통하여 제5 노드(N5)로 전달될 수 있다.
도 2는 입력 신호의 전압(VIN)이 제1 전압(DVDD)을 초과할 때, 실시 예에 따른 입출력 회로(100)의 제3 노드(N3)의 전압, 제1 노드(N1)의 전압, 및 제5 노드(N5)의 전압에 관한 시뮬레이션 결과를 나타낸다. 예컨대, 도 2에서 제1 전압(DVDD)은 3.3[V]이고, 입력 신호의 전압(VIN)이 5[V]일 수 있다.
도 2를 참조하면, 입출력 패드(101)에 5[V]가 인가되더라도, 제5 노드(N5)의 전압은 소자의 허용 동작 전압 범위인 제1 전압(DVDD)일 수 있다.
입출력 패드(101)에 인가되는 전압이 3.3[V] 이상일 때에는 제3 노드(N3)의 전압이 입출력 패드(101)의 전압의 상승과 함께 상승하기 때문에, 전송 게이트(131)의 PMOS 트랜지스터(MP4)가 턴 오프될 수 있다.
도 3은 입력 신호의 전압(VIN)이 제1 전압(DVDD)을 초과할 때, 실시 예에 따른 입출력 회로(100)의 제1 노드(N1)의 전압과 제3 노드(N3)의 전압에 관한 다른 시뮬레이션 결과를 나타낸다. 예컨대, 도 3에서 제1 전압(DVDD)은 1.8[V]이고, 입력 신호의 전압(VIN)이 3.3[V]일 수 있다.
도 3을 참조하면, 제1 노드(N1)의 전압은 3.3[V]이더라도, 제5 노드(N5)의 전압은 1.8[V]인 것을 알 수 있다.
도 4는 입력 신호의 전압(VIN)이 제1 전압(DVDD) 이하일 때, 실시 예에 따른 입출력 회로(100)의 제5 노드(N5)의 전압에 관한 시뮬레이션 결과를 나타낸다.
도 4a는 입력 신호의 전압(VIN)과 제1 전압(DVDD)이 서로 동일한 경우(VIN=DVDD=3.3[V])이다.
도 4a를 참조하면, 제5 노드(N5)는 입력 신호의 전압(VIN)이 전달된 전압(VIN=3.3[V])을 가질 수 있다.
도 4b는 입력 신호의 전압(VIN)이 제1 전압(DVDD) 미만인 경우(VIN=1.8[V]), DVDD=3.3[V])이다.
도 4b를 참조하면, 제5 노드(N5)는 입력 신호의 전압(VIN)이 전달된 전압(VIN=1.8[V])일 수 있다.
일반적으로 소자의 신뢰성 측면에서 허용되는 입출력 회로의 전압보다 높은 전압이 입출력 패드로 인가되어 입출력 회로의 버퍼에 직접 제공되면 소자의 신뢰성 문제가 발생될 수 있다.
또한 도 1에서 제3 제어 트랜지스터(MP8)가 구비되지 않는 경우에는 제5 노드(N5)의 전압이 제1 전압(DVDD)보다 낮아질 수 있고, 이로 인하여 버퍼(132)의 인버터들(132a, 132b)에 누설 전류가 발생될 수 있다.
실시 예에 따른 입출력 회로(100)는 플로팅 회로(110), ESD 보호부(120), 및 신호 전송부(130) 각각에서 하나의 동작 전압(또는 바이어스 전압(DVDD)이 사용되고, 입출력 패드(101)에 제공되는 외부 전압과 입출력 회로가 연결되는 내부 회로에 제공되는 내부 전압을 비동기 방식으로 센싱 및 스위칭하는 회로를 구비함으로써, 정적 누설(static leakage)없이 고전압 입력에 대한 내성을 가질 수 있고, 내부 회로를 보호할 수 있고, 고전압 입력을 동작 전압(DVDD)과 동일한 전압으로 변환시켜 내부 회로에 신호를 전달할 수 있다.
또한 실시 예에 따른 입출력 회로(100)는 입출력 패드(101)에 인가되는 전압이 동작 전압(DVDD)과 동일하거나 낮은 경우 노멀 동작이 가능하고, 특정 전압이 조건이 아닌 넓은 범위(wide range)의 인터페이스 전압을 가질 수 있다.
도 5는 도 1에 도시된 입출력 회로(100)를 포함하는 전자 소자(1000)를 나타낸다.
도 5를 참조하면, 전자 소자(1000)는 입출력 회로(100), 내부 회로(1110), 입출력 제어부(1120), 및 출력 드라이버(1130)를 포함할 수 있다.
내부 회로(110)는 데이터(DATA) 및 제어 신호(CON)를 입출력 제어부(1120)로 제공한다.
예컨대, 내부 회로(1110)는 데이터(DATA)를 증폭하고, 증폭된 결과를 입출력 제어부(1120)로 출력하는 제1 증폭기, 및 제어 신호(CON)를 증폭하고 증폭된 결과를 입출력 제어부(1120)로 출력하는 제2 증폭기를 포함할 수 있다.
예컨대, 제1 및 제2 증폭기들 각각은 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.
또한 내부 회로(110)는 입출력 회로(100)로부터 제공되는 신호(Y)를 수신하고, 수신된 결과를 증폭하여 출력하는 제3 증폭기를 포함할 수 있다. 예컨대, 제3 증폭기는 버퍼(buffer), 연산 증폭기, 차동 증폭기, 또는 인버터 형태일 수 있으나, 이에 한정되는 것은 아니다.
입출력 제어부(1120)는 내부 회로(1110)로부터 제공된 데이터(DATA), 및 제어 신호(CON)에 기초하여, 출력 드라이버(1130)의 구동을 제어하는 제어 신호들을 생성한다.
입출력 제어부(1120)는 내부 회로(1110)로부터 데이터(DATA), 및 제어 신호(CON)를 수신하고, 수신된 데이터(DATA), 및 제어 신호(CON)를 논리 연산하고, 논리 연산된 결과에 따라 생성되는 제어 신호들을 입출력 회로(1130)에 제공할 수 있다.
출력 드라이버(1130)는 입출력 제어부(1120)로부터 제공되는 제어 신호들에 기초하여 드라이빙될 수 있고, 드라이빙된 결과에 따른 전압(예컨대, 제1 전원의 제1 전압(DVDD), 또는 제2 전원의 제2 전압(VSS))을 입출력 패드(101)에 제공할 수 있다.
예컨대, 출력 드라이버(1130)는 제어 신호들에 응답하여 풀 업(pull-up) 또는 풀 다운(pull-down) 동작을 수행할 수 있고, 풀 업 전압인 제1 전압(DVDD) 또는 풀 다운 전압인 제2 전압(VSS)을 입출력 패드(101)로 출력할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 입출력 패드;
    상기 입출력 패드를 통하여 입력되는 신호가 제공되는 제1 노드;
    상기 제1 노드에 연결되는 입력단, 제1 전압을 제공하는 제1 전원에 연결되는 제1 제어단, 제2 제어단, 및 출력단을 포함하는 전송 게이트;
    상기 제1 노드와 제2 노드 사이에 연결되고, 상기 제1 전압이 제공되는 입력단과 상기 전송 게이트의 제2 제어단에 연결되는 출력단을 갖는 CMOS 트랜지스터;
    상기 제1 노드와 상기 제2 노드 사이에 연결되는 소스와 드레인, 및 상기 제1 노드에 연결되는 게이트를 포함하는 제1 제어 트랜지스터;
    상기 제1 노드와 상기 CMOS 트랜지스터의 출력단과 상기 전송 게이트의 제2 제어단의 접속 노드인 제3 노드 사이에 연결되는 소스와 드레인, 및 상기 제3 노드에 연결되는 게이트를 포함하는 제2 제어 트랜지스터;
    상기 제2 노드에 연결되는 입력단을 갖는 제1 인버터; 및
    상기 제1 인버터의 출력단에 연결되는 게이트, 및 상기 제1 전원과 상기 전송 게이트의 출력단 사이에 연결되는 소스와 드레인을 포함하는 제3 제어 트랜지스터를 포함하는 입출력 회로.
  2. 제1항에 있어서,
    상기 제1 인버터와 직렬 연결되는 제2 인버터를 더 포함하고,
    상기 제2 인버터의 출력은 상기 제2 노드와 연결되는 입출력 회로.
  3. 제1항에 있어서,
    상기 전송 게이트의 상기 출력단에 연결되는 버퍼를 더 포함하는 입출력 회로.
  4. 제1항에 있어서,
    상기 입출력 패드와 상기 제1 노드 사이에 연결되는 저항을 더 포함하는 입출력 회로.
  5. 제1항에 있어서,
    플로팅 노드를 포함하는 플로팅 회로를 더 포함하고,
    상기 제1 및 제2 제어 트랜지스터들 각각은 상기 플로팅 노드와 연결되는 벌크(bulk)를 더 포함하는 입출력 회로.
  6. 제5항에 있어서,
    상기 플로팅 노드와 연결되는 게이트, 상기 제1 전원과 상기 입출력 패드 사이에 연결되는 제1 PMOS 트랜지스터, 상기 제1 전압에 제공되는 게이트, 및 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원과 상기 입출력 패드 사이에 연결되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터, 및 상기 제2 전원에 연결되는 게이트, 및 상기 제1 NMOS 트랜지스터와 상기 제2 전원 사이에 연결되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 포함하는 ESD 보호부를 더 포함하는 입출력 회로.
  7. 제5항에 있어서, 상기 플로팅 회로는,
    제1 드레인, 상기 입출력 패드과 연결되는 제1 소스, 및 상기 제1 전압이 제공되는 제1 게이트, 및 제1 벌크를 포함하는 제1 PMOS 트랜지스터; 및
    상기 입출력 패드와 연결되는 제2 게이트, 상기 제1 전압이 제공되는 제2 소스, 및 상기 제1 PMOS 트랜지스터의 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크를 포함하는 제2 PMOS 트랜지스터를 포함하고,
    상기 플로팅 노드는 상기 제1 드레인과 상기 제2 드레인의 접속 노드인 입출력 회로.
  8. 제5항에 있어서,
    상기 전송 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 패스 트랜지스터(pass transistor)이고, 상기 전송 게이트의 PMOS 트랜지스터는 상기 플로팅 노드에 연결된 벌크를 포함하는 입출력 회로.
  9. 입출력 패드;
    상기 입출력 패드를 통하여 입력되는 신호가 제공되는 제1 노드;
    상기 제1 노드에 연결되는 입력단, 제1 전압을 제공하는 제1 전원에 연결되는 제1 제어단, 제2 제어단, 및 출력단을 포함하는 전송 게이트;
    상기 제1 노드와 제2 노드 사이에 연결되는 소스와 드레인, 및 상기 제1 노드에 연결되는 게이트를 포함하는 제1 제어 트랜지스터;
    제1 게이트 및 상기 제1 노드와 제3 노드 사이에 연결되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터;
    상기 제1 게이트와 연결되고, 상기 제1 전압이 제공되는 제2 게이트 및 상기 제2 노드와 상기 제3 노드 사이에 연결되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터;
    상기 제1 노드와 상기 제3 노드 사이에 연결되는 소스와 드레인, 및 상기 제3 노드에 연결되는 게이트를 포함하는 제2 제어 트랜지스터;
    상기 제2 노드에 연결되는 입력단을 갖는 제1 인버터 및 상기 제1 인버터와 직렬 연결되는 제2 인버터를 포함하는 래치; 및
    상기 제1 인버터의 출력단에 연결되는 게이트, 및 상기 제1 전원과 상기 전송 게이트의 출력단 사이에 연결되는 소스와 드레인을 포함하는 제3 제어 트랜지스터를 포함하고,
    상기 제3 노드는 상기 전송 게이트의 제2 제어단에 연결되는 입출력 회로.
  10. 제9항에 있어서,
    상기 래치의 출력단은 상기 제2 노드에 연결되는 입출력 회로.
  11. 제9항에 있어서,
    상기 전송 게이트의 상기 출력단에 연결되는 버퍼를 더 포함하는 입출력 회로.
  12. 제9항에 있어서,
    상기 입출력 패드와 상기 제1 노드 사이에 연결되는 저항을 더 포함하는 입출력 회로.
  13. 제9항에 있어서,
    플로팅 노드를 포함하는 플로팅 회로를 더 포함하고,
    상기 플로팅 회로는,
    제1 드레인, 상기 입출력 패드과 연결되는 제1 소스, 및 상기 제1 전압이 제공되는 제1 게이트, 및 제1 벌크를 포함하는 제2 PMOS 트랜지스터; 및
    상기 입출력 패드와 연결되는 제2 게이트, 상기 제1 전압이 제공되는 제2 소스, 및 상기 제2 PMOS 트랜지스터의 제1 드레인과 연결되는 제2 드레인, 및 제2 벌크를 포함하는 제3 PMOS 트랜지스터를 포함하고,
    상기 플로팅 노드는 상기 제1 드레인과 상기 제2 드레인의 접속 노드인 입출력 회로.
  14. 제13항에 있어서,
    상기 플로팅 노드와 연결되는 게이트, 상기 제1 전원과 상기 입출력 패드 사이에 연결되는 제4 PMOS 트랜지스터, 상기 제1 전압에 제공되는 게이트, 및 상기 제1 전압보다 낮은 제2 전압을 제공하는 제2 전원과 상기 입출력 패드 사이에 연결되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터, 및 상기 제2 전원에 연결되는 게이트, 및 상기 제2 NMOS 트랜지스터와 상기 제2 전원 사이에 연결되는 소스와 드레인을 포함하는 제3 NMOS 트랜지스터를 포함하는 ESD 보호부를 더 포함하는 입출력 회로.
  15. 제13항에 있어서,
    상기 제1 제어 트랜지스터는 상기 플로팅 노드와 연결되는 벌크(bulk)를 더 포함하는 입출력 회로.
  16. 제13항에 있어서,
    상기 제2 제어 트랜지스터는 상기 플로팅 노드와 연결되는 벌크를 더 포함하는 입출력 회로.
  17. 제13항에 있어서,
    상기 전송 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 패스 트랜지스터(pass transistor)이고, 상기 전송 게이트의 PMOS 트랜지스터는 상기 플로팅 노드에 연결된 벌크를 포함하는 입출력 회로.
  18. 제14항에 있어서,
    상기 제4 PMOS 트랜지스터는 상기 플로팅 노드에 연결되는 벌크를 포함하는 입출력 회로.
  19. 제9항에 있어서,
    상기 제1 내지 제3 제어 트랜지스터들 각각은 PMOS 트랜지스터인 입출력 회로.
  20. 제1항 내지 제19항 중 어느 한 항에 기재되는 입출력 회로;
    데이터 및 제어 신호를 출력하는 내부 회로;
    상기 데이터 및 상기 제어 신호를 논리 연산하고, 논리 연산된 결과에 따른 제어 신호들을 생성하는 입출력 제어부; 및
    상기 제어 신호들에 기초하여 드라이빙되고, 드라이빙된 결과에 따른 전압을 상기 입출력 패드에 제공하는 출력 드라이버를 포함하는 전자 소자.
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