JP2006279273A - インタフェース回路 - Google Patents

Abstract

【課題】 接続する周辺機器の仕様に応じて、非アクティブ時の双方向バスの状態を設定することができるインタフェース回路を提供する。
【解決手段】 データバス制御イネーブル信号ＢＥを“Ｈ”に設定すると、双方向バス１が非使用状態（データバスアクティブ信号ＢＡが“Ｌ”）のときにＰＭＯＳ４がオンとなり、この双方向バス１は、プルダウン抵抗５を介してプルダウンされる。データバス制御イネーブル信号ＢＥを“Ｌ”に設定すれば、ＰＭＯＳ４はオフ状態となり、双方向バス１はハイ・インピーダンス状態に保たれる。従って、接続する周辺機器の仕様に応じてデータバス制御イネーブル信号ＢＥを設定することにより、非アクティブ時の双方向バス１の状態を任意に設定することができる。
【選択図】 図１

Description

本発明は、制御装置と入出力装置間のインタフェース回路、特にＡＴＡ規格のインタフェース回路における低消費電力化に関するものである。

特開２００３−２３４６４９号公報

図２は、従来のインタフェース回路の一例を示す構成図である。
このインタフェース回路は、コンピュータ等の制御装置とハードディスク装置やＣＤ−ＲＯＭ装置等の周辺機器を接続するためのインタフェースとして、広く採用されているＡＴＡ規格の双方向データバスである。ＡＴＡ規格では、データバスは１６ビット幅となっているが、この図では、その内の１本についてのみ示している。

ＡＴＡ規格に準拠したシステムでは、制御装置１０１と周辺機器１２１の間は、コネクタ１１１及びケーブル１１２で接続される。また、制御装置１０１及び周辺機器１２１は、内部の基板上でデータバスに対してダンピング抵抗１０２，１２２のみを付加することが規格で定められている。

制御装置１０１側のコントローラ１０３は、出力イネーブル信号／ＯＥ１（但し、「／」は反転論理を意味する）に従って双方向バス１０４への出力データＤＯ１の出力を制御する３ステートバッファ１０５と、この双方向バス１０４上の信号を入力データＤＩ１として内部に取り込むバッファ１０６を有している。また、周辺機器１２１側のコントローラ１２３も同様に、出力イネーブル信号／ＯＥ２に従って双方向バス１２４への出力データＤＯ２の出力を制御する３ステートバッファ１２５と、この双方向バス１２４上の信号を入力データＤＩ２として内部に取り込むバッファ１２６を有している。

３ステートバッファ１０５，１２５は、制御端子に与えられる出力イネーブル信号／ＯＥ１，／ＯＥ２がアクティブ（レベル“Ｌ”）の時に、入力側の信号を出力側へ伝達し、この出力イネーブル信号／ＯＥ１，／ＯＥ２が非アクティブ（レベル“Ｈ”）の時には、出力側をハイ・インピーダンス状態、即ちフローティング状態にするものである。

このようなインタフェース回路において、例えば制御装置１０１から周辺機器１２１へデータを転送する場合、制御装置１０１側では、出力イネーブル信号ＯＥ１をアクティブ状態に切り替えた後、転送すべきデータを出力データＤＯ１として３ステートバッファ１０５に与える。

一方、周辺機器１２１側では、データを送信する時以外は出力イネーブル信号／ＯＥ２は非アクティブ状態となっており、３ステートバッファ１２５の出力側はハイ・インピーダンス状態である。従って、制御装置１０１側の３ステートバッファ１０５から出力された転送データは、コネクタ１１１及びケーブル１１２を介して周辺機器１２１側の双方向バス１２４に伝達される。そして、双方向バス１２４上のデータは、バッファ１２６によって入力データＤＩ２として周辺機器１２１の内部に取り込まれる。なお、周辺機器１２１から制御装置１０１へデータを転送する場合には、上記とは逆の動作が行われる。

しかしながら、前記インタフェース回路では、次のような課題があった。
即ち、制御装置１０１と周辺機器１２１のいずれもデータの出力を行っていないとき、３ステートバッファ１０５，１２５の出力側はハイ・インピーダンス状態となり、双方向バス１０４，１２４はフローティング状態となる。このため、双方向バス１０４，１２４に接続されたバッファ１０６，１２６の入力レベルが“Ｈ”または“Ｌ”に固定されず、論理閾値電圧付近のレベルになって貫通電流が流れ、消費電流が増加してしまう。

この問題に対処するため、制御装置側でデータバスをプルアップまたはプルダウンした状態に固定する方法が考えられる。しかし、周辺機器によってはこのプルアップまたはプルダウン処理を周辺機器側で実施しているものもあり、すべての周辺機器に対してこのような処置を採ることは望ましくない。例えば、制御装置側でプルダウンした場合に、プルアップを施している周辺機器を接続すると、余計な電流が流れることになる。また、周辺機器により、信号の電圧レベルを５Ｖとしているものと、３．３Ｖとしているものが存在するため、制御装置側でプルアップしようとしても、そのプルアップ電圧を一意に決めることができない。

また、別の対処方法として、アクセスしていないときにも制御装置側でデータバスを駆動し続ける方法が考えられる。しかしこの場合も、周辺機器によってはプルアップまたはプルダウン処理を実施しているものが存在するし、周辺機器がアクセスしていないときにもデータバスを駆動し続ける可能性もあるので、確実な対処方法ではない。

本発明は、接続する周辺機器の仕様に応じて非アクティブ時の双方向バスの状態を設定することができるインタフェース回路を提供することを目的としている。

本発明のインタフェース回路は、出力イネーブル信号がアクティブ状態のときに入力側に与えられた出力データを双方向バスに出力し、該出力イネーブル信号が非アクティブ状態のときには出力側をハイ・インピーダンス状態にする３ステートバッファと、前記双方向バス上の信号を入力データとして取り込むバッファと、前記双方向バスと接地電位または電源電位との間にスイッチ手段を介して接続された抵抗と、接続相手側の前記双方向バスに対する出力状態に応じて設定されるバス制御信号で許可され、かつバスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記スイッチ手段をオン状態にし、該バス制御信号によって許可されていないとき、及び該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該スイッチ手段をオフ状態にする制御信号を出力する論理ゲートとを備えたことを特徴としている。

本発明では、双方向バスと接地電位（または電源電位）との間にスイッチ手段を介して抵抗を接続し、バス制御信号の設定によって許可され、かつバスアクセス信号によって双方向バスが非使用状態であることが示されたときにこのスイッチ手段をオン状態にし、バス制御信号によって許可されていないとき、及びバスアクセス信号によって双方向バスが使用状態であることが示されているときには、このスイッチ手段をオフ状態にする論理ゲートを備えている。

これにより、バス制御信号で許可設定をすれば、双方向バスが非使用状態のときにスイッチ手段がオンとなり、抵抗を介してプルダウン（またはプルアップ）することができる。また、バス制御信号で不許可を設定すれば、スイッチ手段はオフ状態となり、双方向バスはハイ・インピーダンス状態に保たれる。従って、接続する周辺機器の仕様に応じてバス制御信号を設定することにより、非アクティブ時の双方向バスの状態を任意に設定することができるという効果がある。

制御信号が第１レベルのときに入力側に与えられた出力データを双方向バスに出力し、該制御信号が第２レベルのときには出力側をハイ・インピーダンス状態にする３ステートバッファに対して、出力イネーブル信号がアクティブ状態のとき、及び接続相手側の前記双方向バスに対する出力状態に応じて設定されるバス制御信号で許可され、かつバスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記制御信号を第１レベルにして出力し、該出力イネーブル信号が非アクティブ状態で、かつ該バス制御信号によって許可されていないとき、及び該出力イネーブル信号が非アクティブ状態で、かつ該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該制御信号を第２レベルにして出力する論理ゲートを設ける。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すインタフェース回路の構成図である。
このインタフェース回路は、制御装置と周辺機器を接続する双方向データバスの制御装置側に設けられるものである。本来、双方向データバスは複数ビット（例えば、１６ビット）幅を有しているが、この図１ではその内の１ビット分についてのみ示している。他のビットも同様の構成である。

このインタフェース回路は、出力イネーブル信号／ＯＥに従って双方向バス１への出力データＤＯの出力を制御する３ステートバッファ２と、この双方向バス１上の信号を入力データＤＩとして制御装置の内部に取り込むバッファ３を有している。双方向バス１には、更に、スイッチ手段であるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）４を介してプルダウン抵抗５の一端が接続され、このプルダウン抵抗５の他端が接地電位ＧＮＤに接続されている。

ＰＭＯＳ４のゲートには、制御装置側から出力されるデータバスアクティブ信号ＢＡとデータバス制御イネーブル信号ＢＥの論理値の組み合わせに従って制御信号／ＣＮを出力する論理ゲートが接続されている。即ち、データバスアクティブ信号ＢＡは、インバータ６で反転されて、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）７の一方の入力側に与えられ、このＮＡＮＤ７の他方の入力側にはデータバス制御イネーブル信号ＢＥが与えられている。そして、ＮＡＮＤ７の出力側から制御信号／ＣＮが出力され、ＰＭＯＳ４のゲートに与えられるようになっている。

ここで、３ステートバッファ２は、制御端子に与えられる信号が“Ｌ”の時に、その入力側の信号を出力側へ伝達し、この制御端子に与えられる信号が“Ｈ”の時には、出力側をハイ・インピーダンス状態にするものである。

データバスアクティブ信号ＢＡは、制御装置が双方向バスに対してライトまたはリードの動作（アクセス）をしているときに“Ｈ”となり、アクセスをしていないときには“Ｌ”となる信号である。

また、データバス制御イネーブル信号ＢＥは、制御装置内のレジスタによって許可状態（“Ｈ”）または不許可状態（“Ｌ”）に設定される信号である。
次に動作を説明する。

（１） データバス制御イネーブル信号ＢＥが“Ｈ”に設定されているとき
制御装置が双方向バス１に対してアクセスするとき、データバスアクティブ信号ＢＡは“Ｈ”となり、制御信号／ＣＮは“Ｈ”となってＰＭＯＳ４はオフ状態となる。

制御装置が双方向バス１にデータを出力する場合、出力イネーブル信号／ＯＥを“Ｌ”に切り替えた後、転送すべきデータを出力データＤＯとして３ステートバッファ２に与える。これにより、３ステートバッファ２から双方向バス１に出力データＤＯが出力される。転送すべきデータの出力が終了した時点で、出力イネーブル信号／ＯＥを“Ｈ”に戻す。一方、制御装置が双方向バス１からデータを入力する場合、出力イネーブル信号／ＯＥを“Ｈ”にしたままで、バッファ３の出力信号を入力データＤＩとして読み取る。

制御装置が双方向バス１に対してアクセスしていないときは、データバスアクティブ信号ＢＡは“Ｌ”となり、制御信号／ＣＮは“Ｌ”となってＰＭＯＳ４はオン状態となる。これにより、双方向バス１はＰＭＯＳ４とプルダウン抵抗５を介して接地電位ＧＮＤに接続される。従って、双方向バス１は、プルダウンされて、フローティング状態にはならない。

（２） データバス制御イネーブル信号ＢＥが“Ｌ”に設定されているとき
制御装置が双方向バス１に対してアクセスするときの動作は、データバス制御イネーブル信号ＢＥが“Ｈ”に設定されているときと全く同じである。

即ち、データバスアクティブ信号ＢＡは“Ｈ”となり、制御信号／ＣＮは“Ｈ”となってＰＭＯＳ４はオフ状態となる。制御装置が双方向バス１にデータを出力する場合、出力イネーブル信号／ＯＥを“Ｌ”に切り替えた後、転送すべきデータを出力データＤＯとして３ステートバッファ２に与える。これにより、３ステートバッファ２から双方向バス１に出力データＤＯが出力される。転送すべきデータの出力が終了した時点で、出力イネーブル信号／ＯＥを“Ｈ”に戻す。一方、制御装置が双方向バス１からデータを入力する場合、出力イネーブル信号／ＯＥを“Ｈ”にしたままで、バッファ３の出力信号を入力データＤＩとして読み取る。

制御装置が双方向バス１に対してアクセスしていないとき、データバスアクティブ信号ＢＡは“Ｌ”となり、制御信号／ＣＮは“Ｈ”となってＰＭＯＳ４はオフ状態となる。これにより、双方向バス１は、プルダウンされずに、フローティング状態となる。

以上のように、この実施例１のインタフェース回路は、制御装置内のレジスタに設定されるデータバス制御イネーブル信号ＢＥに基づいて、この制御装置がアクセスしていないときの双方向バス１の状態、即ち、プルダウウンまたはフローティングを設定するためのスイッチ手段（ＰＭＯＳ４）と論理ゲート（インバータ６とＮＡＮＤ７）を有している。これにより、双方向バス１に接続される周辺機器の仕様に応じて非アクティブ時の双方向バスの状態を、データバス制御イネーブル信号ＢＥの“Ｈ”，“Ｌ”に従って、それぞれプルダウウンまたはフローティング状態に設定することができるという利点がある。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ） データバス制御イネーブル信号ＢＥは制御装置内のレジスタによって設定可能としているが、スイッチを設けて手動で設定するように構成しても良い。
（ｂ） データバスアクティブ信号ＢＡ及びデータバス制御イネーブル信号ＢＥの論理レベルは一例であり、逆の論理レベルを使用しても良い。従って、スイッチ手段や論理ゲートの構成は、これらの信号の論理レベルに合わせて適宜変更する必要がある。
（ｃ） このインタフェース回路では、双方向バス１をプルダウンすることができるように構成しているが、プルアップすることができるように構成しても良い。更に、第１及び第２のデータバス制御イネーブル信号を設けて、プルアップ、プルダウン、及びフローティングの内のいずれかを選択できるようにしても良い。

例えば、図３は、図１のインタフェース回路の変形例を示す構成図で、２つのデータバス制御イネーブル信号ＢＥｕ，ＢＥｄを用いて、非アクティブ時の双方向バス１の状態を、プルアップ（“Ｈ”）、プルダウン（“Ｌ”）、またはフローティング（Ｈｉ−Ｚ）状態に設定できるようにしたものである。

即ち、この変形例のインタフェース回路は、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４ｕ及びＰＭＯＳ４ｄによるスイッチ手段と、インバータ６と論理積ゲート（以下、「ＡＮＤ」という）７ｕ及びＮＡＮＤ７ｄによる論理ゲートを有している。データバス制御イネーブル信号ＢＥｕ，ＢＥｄは、それぞれＡＮＤ７ｕ，ＮＡＮＤ７ｄの第１の入力側に与えられ、これらのＡＮＤ７ｕ，ＮＡＮＤ７ｄの第２の入力側には、データバスアクティブ信号ＢＡが、インバータ６で反転されて与えられるようになっている。ＡＮＤ７ｕ，ＮＡＮＤ７ｄの出力側は、それぞれＮＭＯＳ４ｕ，ＰＭＯＳ４ｄのゲートに接続されている。ＮＭＯＳ４ｕのドレインはプルアップ抵抗５ｕを介して電源電位ＶＤＤに接続され、ソースは双方向バス１に接続されるノードＮＤに接続されている。また、ＰＭＯＳ４ｄのドレインはプルダウン抵抗５ｄを介して接地電位ＧＮＤに接続され、ソースはノードＮＤに接続されている。

これにより、データバス制御イネーブル信号ＢＥｕ，ＢＥｄを共に“Ｌ”に設定すれば、データバスアクティブ信号ＢＡが非アクティブ（“Ｌ”）のときに、ＮＭＯＳ４ｕとＰＭＯＳ４ｄはオフ状態となり、ノードＮＤはハイ・インピーダンス、即ち双方向バス１はフローティング状態になる。データバス制御イネーブル信号ＢＥｕ，ＢＥｄを、それぞれ“Ｈ”，“Ｌ”に設定すれば、ノードＮＤは“Ｈ”、即ち双方向バス１はプルアップされる。また、データバス制御イネーブル信号ＢＥｕ，ＢＥｄを、それぞれ“Ｌ”，“Ｈ”に設定すれば、ノードＮＤは“Ｌ”、即ち双方向バス１はプルダウンされる。

図４は、本発明の実施例２を示すインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このインタフェース回路は、図１のインタフェース回路と同様に、制御装置と周辺機器を接続する双方向データバスの制御装置側に設けられるもので、双方向データバス内の１ビット分についてのみ示している。

このインタフェース回路は、制御信号／ＣＮに従って双方向バス１への出力データＤＯの出力を制御する３ステートバッファ２と、この双方向バス１上の信号を入力データＤＩとして内部に取り込むバッファ３を有している。３ステートバッファ２は、制御端子に与えられる制御信号／ＣＮが“Ｌ”の時に、その入力側の信号を出力側へ伝達し、この制御信号／ＣＮが“Ｈ”の時には、出力側をハイ・インピーダンス状態にするものである。

制御信号／ＣＮは、制御装置側から出力される出力イネーブル信号／ＯＥ、データバスアクティブ信号ＢＡ、及びデータバス制御イネーブル信号ＢＥの、論理値の組み合わせに従って論理ゲートによって生成されるものである。即ち、データバスアクティブ信号ＢＡは、インバータ６で反転されて２入力のＮＡＮＤ７の一方の入力側に与えられ、このＮＡＮＤ７の他方の入力側にはデータバス制御イネーブル信号ＢＥが与えられている。ＮＡＮＤ７の出力側は２入力のＡＮＤ８の一方の入力側に接続され、このＡＮＤ８の他方の入力側に出力イネーブル信号／ＯＥが与えられ、このＡＮＤ８の出力側から制御信号／ＣＮが出力されるようになっている。なお、出力イネーブル信号／ＯＥ、データバスアクティブ信号ＢＡ、及びデータバス制御イネーブル信号ＢＥは、図１中のものと同様である。
次に、動作を説明する。

（１） データバス制御イネーブル信号ＢＥが“Ｈ”に設定されているとき
出力イネーブル信号／ＯＥがアクティブ（即ち、“Ｌ”）のとき、データバスアクティブ信号ＢＡに関係なく、ＡＮＤ８から出力される制御信号／ＣＮは“Ｌ”となり、出力データＤＯが３ステートバッファ２を介して双方向バス１に出力される。

出力イネーブル信号／ＯＥが非アクティブ（即ち、“Ｈ”）のときは、データバスアクティブ信号ＢＡが“Ｌ”であれば、制御信号／ＣＮは“Ｌ”となる。これにより、出力データＤＯが３ステートバッファ２を介して双方向バス１に出力される。従って、双方向バス１は、出力データＤＯに応じて“Ｌ”または“Ｈ”の状態に固定される。一方、データバスアクティブ信号ＢＡが“Ｈ”であれば、制御信号／ＣＮも“Ｈ”となる。これにより、双方向バス１はハイ・インピーダンス状態となる。

（２） データバス制御イネーブル信号ＢＥが“Ｌ”に設定されているとき
データバスアクティブ信号ＢＡに関係なく、ＮＡＮＤ７の出力信号は“Ｈ”となる。従って、出力イネーブル信号／ＯＥが“Ｌ”のとき、ＡＮＤ８から出力される制御信号／ＣＮは“Ｌ”となり、出力データＤＯが３ステートバッファ２を介して双方向バス１に出力される。一方、出力イネーブル信号／ＯＥが“Ｈ”のときは、制御信号／ＣＮは“Ｈ”となる。これにより、双方向バス１はハイ・インピーダンス状態となる。

以上のように、この実施例２のインタフェース回路は、出力データＤＯを双方向バス１へ出力するための３ステートバッファ２に対する制御信号／ＣＮを、出力イネーブル信号／ＯＥに加えて、制御装置内のレジスタによって設定可能なデータバスアクティブ信号ＢＡ、及びデータバス制御イネーブル信号ＢＥに基づいて生成する論理ゲート（インバータ６、ＮＡＮＤ７及びＡＮＤ８）を有している。これにより、非アクティブ時の双方向バスの状態を、双方向バス１に接続される周辺機器の仕様に応じて、“Ｈ”、“Ｌ”、またはハイ・インピーダンス状態となるように、任意に設定することができるという利点がある。

なお、出力イネーブル信号／ＯＥ、データバスアクティブ信号ＢＡ、及びデータバス制御イネーブル信号ＢＥの論理レベルは一例であり、逆の論理レベルを使用しても良い。従って、論理ゲートの構成は、これらの信号の論理レベルに合わせて適宜変更する必要がある。

本発明の実施例１を示すインタフェース回路の構成図である。 従来のインタフェース回路の一例を示す構成図である。 図１のインタフェース回路の変形例を示す構成図である。 本発明の実施例２を示すインタフェース回路の構成図である。

符号の説明

１ 双方バス
２ ３ステートバッファ
３ バッファ
４，４ｄ ＰＭＯＳ
４ｕ ＮＭＯＳ
５，５ｄ プルダウン抵抗
５ｕ プルアップ抵抗
６ インバータ
７，７ｄ ＮＡＮＤ
７ｕ ＡＮＤ
８ ＡＮＤ

Claims (4)

1. 出力イネーブル信号がアクティブ状態のときに入力側に与えられた出力データを双方向バスに出力し、該出力イネーブル信号が非アクティブ状態のときには出力側をハイ・インピーダンス状態にする３ステートバッファと、
   前記双方向バス上の信号を入力データとして取り込むバッファと、
   前記双方向バスと接地電位または電源電位との間にスイッチ手段を介して接続された抵抗と、
   接続相手側の前記双方向バスに対する出力状態に応じて設定されるバス制御信号で許可され、かつバスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記スイッチ手段をオン状態にし、該バス制御信号によって許可されていないとき、及び該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該スイッチ手段をオフ状態にする制御信号を出力する論理ゲートとを、
   備えたことを特徴とするインタフェース回路。
2. 制御信号が第１レベルのときに入力側に与えられた出力データを双方向バスに出力し、該制御信号が第２レベルのときには出力側をハイ・インピーダンス状態にする３ステートバッファと、
   前記双方向バス上の信号を入力データとして取り込むバッファと、
   出力イネーブル信号がアクティブ状態のとき、及び接続相手側の前記双方向バスに対する出力状態に応じて設定されるバス制御信号で許可され、かつバスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記制御信号を第１レベルにして出力し、該出力イネーブル信号が非アクティブ状態で、かつ該バス制御信号によって許可されていないとき、及び該出力イネーブル信号が非アクティブ状態で、かつ該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該制御信号を第２レベルにして出力する論理ゲートとを、
   備えたことを特徴とするインタフェース回路。
3. 出力イネーブル信号がアクティブ状態のときに入力側に与えられた出力データを双方向バスに出力し、該出力イネーブル信号が非アクティブ状態のときには出力側をハイ・インピーダンス状態にする３ステートバッファと、
   前記双方向バス上の信号を入力データとして取り込むバッファと、
   前記双方向バスと接地電位との間に第１のスイッチ手段を介して接続された第１の抵抗と、
   前記双方向バスと電源電位との間に第２のスイッチ手段を介して接続された第２の抵抗と、
   接続相手側の前記双方向バスに対する出力状態に応じて設定される第１のバス制御信号で許可され、かつバスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記第１のスイッチ手段をオン状態にし、該バス制御信号によって許可されていないとき、及び該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該第１のスイッチ手段をオフ状態にする制御信号を出力する第１の論理ゲートと、
   接続相手側の前記双方向バスに対する出力状態に応じて設定される第２のバス制御信号で許可され、かつ前記バスアクセス信号によって前記双方向バスが非使用状態であることが示されたときに前記第２のスイッチ手段をオン状態にし、該第２のバス制御信号によって許可されていないとき、及び該バスアクセス信号によって該双方向バスが使用状態であることが示されているときには、該第２のスイッチ手段をオフ状態にする制御信号を出力する第２の論理ゲートとを、
   備えたことを特徴とするインタフェース回路。
4. 前記バス制御信号は、レジスタまたは手動のスイッチによって設定されることを特徴とする請求項１、２または３記載のインタフェース回路。

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