KR0182172B1 - 데이타 출력버퍼 - Google Patents

데이타 출력버퍼 Download PDF

Info

Publication number
KR0182172B1
KR0182172B1 KR1019960047542A KR19960047542A KR0182172B1 KR 0182172 B1 KR0182172 B1 KR 0182172B1 KR 1019960047542 A KR1019960047542 A KR 1019960047542A KR 19960047542 A KR19960047542 A KR 19960047542A KR 0182172 B1 KR0182172 B1 KR 0182172B1
Authority
KR
South Korea
Prior art keywords
data output
signal
data
response
memory device
Prior art date
Application number
KR1019960047542A
Other languages
English (en)
Other versions
KR19980028482A (ko
Inventor
원종학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019960047542A priority Critical patent/KR0182172B1/ko
Publication of KR19980028482A publication Critical patent/KR19980028482A/ko
Application granted granted Critical
Publication of KR0182172B1 publication Critical patent/KR0182172B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Abstract

본 발명은 데이타 출력버퍼를 공개한다. 그 회로는 데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단, 상기 데이타 출력신호를 래치하기 위한 래치수단, 및 상기 데이타 출력신호 발생단자와 접지전압사이에 연결되어 파워 업시에 상기 데이타 추력신호를 풀다운하기 위한 풀다운 수단으로 구성되어 있다. 따라서, 유효한 데이타 신호가 출력되기 전의 플로팅 구간을 제거함으로써 DC전류 통로를 개선할 수 있다. 따라서, 본 발명의 데이타를 출력버퍼를 복합화 반도체 메모리 장치에 적용하면 데이타 출력버퍼의 숫자의 증가에 따른 DC전류 통로의 증가를 효과적으로 감소할 수 있다.

Description

데이타 출력버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이타 출력버퍼에 관한 것이다.
복합화 반도체 메모리 장치는 시스템의 경박단소, 고성능화, 저전력화라는 문제점을 해결하기 위한 버퍼 메모리로서 동적 반도체 메모리 장치 또는 정적 반도체 메모리 장치와 각각의 기능에 맞는 논리 게이트를 하나의 칩으로 만든 반도체 메모리 장치이다. 복합화 반도체 메모리 장치는 하드 디스크 드라이버 제어기, 컴팩트 디스크 롬 디코더(CD-ROM decoder), 동화상 추출그룹 디코더(MPEG decoder), 휴대용 컴퓨터 등에 다양하게 응용되어 사용되고 있다.
복합화 반도체 메모리 장치에 적용된 동적 반도체 메모리 장치와 일반적인 동적 반도체 메모리 장치의 차이점은 동적 반도체 메모리 장치를 제어하는 방법이 다르다는 것이다. 즉, 일반적인 동적 반도체 메모리 장치는 동적 반도체 메모리 장치의 제어 클럭 및 입/출력 제어가 동적 반도체 메모리 장치의 패드를 통하여 제어하게 되나 복합화 반도체 메모리 장치에 적용된 동적 반도체 메모리 장치는 논리 게이트에서 직접 제어하게 된다.
도1은 종래의 복합화 반도체 메모리 장치에 적용된 동적 반도체 메모리 장치의 데이타 출력 버퍼의 회로도로서, 신호(PITRST)를 반전하기 위한 인버터(10), 신호(FDBB)를 래치하여 출력하기 위한 인버터들(12, 14), 신호(FDB)를 래치하여 출력하기 위한 인버터들(16, 18), 인버터들(14)의 출력단자에 연결된 드레인 전극과 신호(PIDOPFDB)가 인가되는 게이트 전극과 전원전압이 인가되는 소오스 전극을 가진 PMOS트랜지스터(20), PMOS트랜지스터(20)의 드레인 전극에 연결된 소오스 전극과 신호(PIDOPFDB)가 인가되는 게이트 전극과 인버터(18)의 출력단자에 연결된 드레인 전극을 가진 PMOS트랜지스터(22), 인버터들(10, 18)의 출력신호를 비논리합하기 위한 NOR게이트(28), 인버터들(10, 14)의 출력신호들과 NOR게이트(28)의 출력신호를 비논리합하기 위한 NOR게이트(24), NOR게이트(24)의 출력신호를 반전하기 위한 인버터(26), 인버터(26)의 출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 소오스 전극와 출력신호(DOUT)가 발생되는 드레인 전극을 가진 PMOS트랜지스터(30), 및 PMOS트랜지스터(30)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극과 NOR게이트(28)의 출력신호가 인가되는 NMOS트랜지스터(32)로 구성되어 있다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 로우 및 컬럼 어드레스 스트로우브 신호들(RASB, CASB)가 로우레벨이고, 출력 인에이블 신호(OEB)가 로우레벨이고, 라이트 인에이블 신호(WEB)가 하이레벨이 되어 데이타의 리드 동작이 수행된다고 가정하면, 신호(PIDOPFDB)는 신호(RASB)가 로우레벨로 천이시에 하이레벨로 상승하고 신호(CASB)가 하이레벨로 천이시에 로우레벨로 하강하는 펄스이고 신호(PITRST)는 신호(RASB)가 로우레벨로 천이시에 상승하고 신호(CASB)가 하이레벨로 천이시에 하강하는 펄스이다. 신호(PIDOPFDB)가 하이레벨인 경우에 PMOS트랜지스터들(20, 22)이 오프되고 인버터들(12, 14), 및 인버터들(16, 18)에 의해서 래치된 데이타 신호(FDB, FDBB)가 NOR게이트들(24, 28)의 입력신호를 입력된다. NOR게이트들(24, 28)은 신호(PITRSTB)에 응답하여 데이타 신호(FDB, FDBB)를 출력한다. PMOS트랜지스터(30)와 NMOS트랜지스터(32)는 인버터(26) 및 NOR게이트(28)의 출력신호에 응답하여 데이타 출력신호(DOUT)를 발생하게 된다.
상술한 종래의 데이타 출력버퍼는 동적 반도체 메모리 장치가 리드 동작을 하지 않을 경우 데이타 출력 인에이블 신호가 디스에이블되어 데이타 출력신호가 플로팅(floating)하게 되므로 데이타 출력신호를 발생하는 출력단의 트랜지스터들을 통하여 DC전류 통로가 발생한다는 문제점이 있었다.
본 발명의 목적은 유효한 데이타 출력신호 발생구간사이의 데이타 플로팅으로 발생하는 DC전류 통로를 개선할 수 있는 데이타 출력버퍼를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 데이타 출력버퍼는 데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단, 상기 데이타 출력신호를 래치하기 위한 래치수단, 및 상기 데이타 출력신호 발생단자와 접지전압사이에 연결되어 파워 업시에 상기 데이타 추력신호를 풀다운하기 위한 풀다운 수단을 구비한 것을 특징으로 하는 것과,
데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단, 및 상기 데이타 출력 인에이블 신호에 응답하여 상기 데이타 출력신호를 풀업하기 위한 풀업수단을 구비한 것을 특징으로 하는 것과,
데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단, 및 상기 데이타 출력 인에이블 신호의 반전된 신호에 응답하여 상기 데이타 출력신호를 풀다운하기 위한 풀다운 수단을 구비한 것을 특징으로 한다.
도1은 종래의 복합화 반도체 메모리 장치에 적용된 동적 반도체 메모리 장치의 데이타 출력 버퍼의 회로도이다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
도3은 본 발명의 일실시예의 데이타 출력버퍼의 회로도이다.
도4는 본 발명의 다른 실시예의 데이타 출력버퍼의 회로도이다.
도5는 본 발명의 또 다른 실시예의 데이타 출력버퍼의 회로도이다.
도6은 도3, 4, 및 5에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 데이타 출력버퍼를 설명하면 다음과 같다.
도3은 본 발명의 일실시예의 데이타 출력버퍼의 회로도로서, 도1에 나타낸 종래의 회로에 데이타 출력신호(DOUT(A))를 래치하기 위한 인버터들(40, 42), 및 파워 업시에 하이레벨이 되는 신호(PIINIT)에 응답하여 출력신호(DOUT(A))를 풀다운하기 위한 NMOS트랜지스터(44)를 추가하여 구성되어 있다.
도4는 본 발명의 다른 실시예의 데이타 출력버퍼의 회로도로서, 도1에 나타낸 종래의 회로에 전원전압에 연결된 소오스 전극과 신호(PITRSTB)가 인가되는 게이트 전극과 데이타 출력신호(DOUT(B)) 발생단자에 연결된 드레인 전극을 가진 PMOS트랜지스터(50)를 추가하여 구성되어 있다.
도5는 본 발명의 또 다른 실시예의 데이타 출력버퍼의 회로도로서, 도1에 나타낸 종래의 회로에 데이타 출력신호(DOUT(C)) 발생단자에 연결된 드레인 전극과 신호(PITRSTB)가 인가되는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(52)를 추가하여 구성되어 있다.
도6은 도3, 4, 및 5에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도3, 4, 및 5에 나타낸 회로의 동작을 도6을 이용하여 설명하면 다음과 같다.
도3에 나타낸 회로는 파워 업시에는 신호(PIINIT)에 응답하여 출력 데이타 신호(DOUT(A))를 로우레벨로 하고 신호(OEB)가 로우레벨이 되어 리드 동작이 실행되어 하이레벨의 신호(PITRST)에 응답하여 첫번째 유효한 데이타 신호가 출력되면 그 데이타를 버퍼하여 데이타 출력신호(DOUT(A))로 출력되고, 인버터들(40, 42)에 의해서 래치된다. 그래서, 두번째 유효한 데이타 신호가 출력될 때까지 첫번째 유효한 데이타 출력신호를 출력신호로 내보내게 된다. 이와같이 하여 플로팅 상태를 제거할 수 있다는 것이다. 즉, 유효한 데이타 출력신호 발생구간사이의 플로팅 구간에 이전 데이타가 출력된다.
도4에 나타낸 회로는 하이레벨의 신호(PITRSTB)에 응답하여 유효한 데이타 출력신호(DOUT(B))가 출력되고 난 후에는 로우레벨의 신호(PITRST)에 응답하여 PMOS트랜지스터(50)가 온되어 데이타 출력신호(DOUT(B))를 하이레벨로 유지하고, 이 동작은 다음 유효한 데이타 출력신호(DOUT(B))가 출력될 때까지 계속된다. 즉, 유효한 데이타 출력신호 발생구간사이의 플로팅 구간에 하이레벨의 데이타가 출력된다.
도5에 나타낸 회로는 하이레벨의 신호(PITRST)에 응답하여 유효한 데이타 출력신호(DOUT(C))가 출력되고 난 후에는 하이레벨의 신호(PITRSTB)에 응답하여 NMOS트랜지스터(52)가 온되어 데이타 출력신호(DOUT(C))를 로우레벨로 유지하고, 이 동작은 다음 유효한 데이타 출력신호(DOUT(C))가 출력될 때까지 계속된다. 즉, 유효한 데이타 출력신호 발생구간사이의 플로팅 구간에 로우레벨의 데이타가 출력된다.
본 발명의 데이타 출력버퍼는 유효한 데이타 신호가 출력되기 전의 플로팅 구간을 제거함으로써 DC전류 통로를 개선할 수 있다. 따라서, 본 발명의 데이타를 출력버퍼를 복합화 반도체 메모리 장치에 적용하면 데이타 출력버퍼의 숫자의 증가에 따른 DC전류 통로의 증가를 효과적으로 감소할 수 있다.

Claims (7)

  1. 데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단; 상기 데이타 출력신호를 래치하기 위한 래치수단; 및 상기 데이타 출력신호 발생단자와 접지전압사이에 연결되어 파워 업시에 상기 데이타 추력신호를 풀다운하기 위한 풀다운 수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.
  2. 제1항에 있어서, 상기 래치수단은 두개의 직렬 연결된 인버터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  3. 제1항에 있어서, 상기 풀다운 수단은 NMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  4. 데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단; 및 상기 데이타 출력 인에이블 신호에 응답하여 상기 데이타 출력신호를 풀업하기 위한 풀업수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.
  5. 제4항에 있어서, 상기 풀업수단은 PMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  6. 데이타 출력 인에이블 신호에 응답하여 전송되는 데이타 신호를 데이타 출력신호로 출력하기 위한 데이타 출력수단; 및 상기 데이타 출력 인에이블 신호의 반전된 신호에 응답하여 상기 데이타 출력신호를 풀다운하기 위한 풀다운 수단을 구비한 것을 특징으로 하는 데이타 출력버퍼.
  7. 제6항에 있어서, 상기 풀다운 수단은 NPMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
KR1019960047542A 1996-10-22 1996-10-22 데이타 출력버퍼 KR0182172B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960047542A KR0182172B1 (ko) 1996-10-22 1996-10-22 데이타 출력버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960047542A KR0182172B1 (ko) 1996-10-22 1996-10-22 데이타 출력버퍼

Publications (2)

Publication Number Publication Date
KR19980028482A KR19980028482A (ko) 1998-07-15
KR0182172B1 true KR0182172B1 (ko) 1999-04-15

Family

ID=19478480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047542A KR0182172B1 (ko) 1996-10-22 1996-10-22 데이타 출력버퍼

Country Status (1)

Country Link
KR (1) KR0182172B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081798B1 (ko) 2019-01-30 2020-02-26 주병구 기록매체에 기록된 컴퓨터에 의해 실행 가능한 주문 어플리케이션, 이를 포함하는 주문 배달 서비스 시스템 및 주문 배달 서비스 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102081798B1 (ko) 2019-01-30 2020-02-26 주병구 기록매체에 기록된 컴퓨터에 의해 실행 가능한 주문 어플리케이션, 이를 포함하는 주문 배달 서비스 시스템 및 주문 배달 서비스 방법

Also Published As

Publication number Publication date
KR19980028482A (ko) 1998-07-15

Similar Documents

Publication Publication Date Title
US6231147B1 (en) Data storage circuits using a low threshold voltage output enable circuit
US5535171A (en) Data output buffer of a semiconducter memory device
US5767700A (en) Pulse signal transfer unit employing post charge logic
JPH07182860A (ja) 半導体メモリ装置のワード線駆動回路
KR0167295B1 (ko) 저전력용 센스앰프회로
US6337583B1 (en) Random logic circuit
JP3287248B2 (ja) 半導体集積回路
US5835449A (en) Hyper page mode control circuit for a semiconductor memory device
KR0182172B1 (ko) 데이타 출력버퍼
US5886929A (en) High speed addressing buffer and methods for implementing same
JP3814381B2 (ja) 半導体メモリ装置
JPH10199288A (ja) メモリ装置用ヒューズオプション回路
US6169704B1 (en) Apparatus and method for generating a clock within a semiconductor device and devices and systems including same
US7120083B2 (en) Structure and method for transferring column address
JPH0690161A (ja) 入力回路、及び半導体集積回路
US6188616B1 (en) Semiconductor memory device having a compensating write pulse width in response to power supply voltage
JPH097381A (ja) 半導体装置
KR100260358B1 (ko) 반도체 메모리소자의 출력버퍼회로
US5831450A (en) System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal
KR100265604B1 (ko) 반도체 메모리 소자의 워드라인 구동장치
US5963501A (en) Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices
KR100196329B1 (ko) 동기식 반도체 메모리 장치
JP3131043B2 (ja) 半導体集積回路装置
KR100295065B1 (ko) 반도체메모리장치의출력장치
KR100244461B1 (ko) 출력 버퍼 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee