JP3131043B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3131043B2 JP3131043B2 JP04238290A JP23829092A JP3131043B2 JP 3131043 B2 JP3131043 B2 JP 3131043B2 JP 04238290 A JP04238290 A JP 04238290A JP 23829092 A JP23829092 A JP 23829092A JP 3131043 B2 JP3131043 B2 JP 3131043B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に、ランダムアクセスメモリ等の高速に動作
する半導体記憶装置に係るものである。
に関し、特に、ランダムアクセスメモリ等の高速に動作
する半導体記憶装置に係るものである。
【０００２】
【従来の技術】従来の半導体集積回路装置について、半
導体記憶装置を一例に説明する。この半導体記憶装置
は、データを出力する場合において、例えば、外部より
アドレス信号を変化させた時に、アドレスアクセスタイ
ムと呼ばれる一定の時間を経て正規データを出力してい
る。この従来の半導体記憶装置の構成を図４に示してい
る。この図４において、15は、外部よりアドレス信号14
を変化させると、このアドレス遷移を検知してアドレス
遷移検知信号７を発生するアドレス遷移検知回路、16
は、デコーダ、17は、データが書き込まれているメモリ
セル、18は、メモリセル17より選択されたデータ11を増
幅するセンスアンプ、10は、センスアンプ18からのデー
タ11を増幅するメインアンプ、20は、メインアンプ10か
らのデータ11を出力ノード12に出力する出力バッファ回
路、19は、上記アドレス遷移検知回路15のアドレス遷移
検知信号７を受けて内部クロック信号９を上記メインア
ンプ10及び出力バッファ回路20に出力する内部クロック
発生回路である。
導体記憶装置を一例に説明する。この半導体記憶装置
は、データを出力する場合において、例えば、外部より
アドレス信号を変化させた時に、アドレスアクセスタイ
ムと呼ばれる一定の時間を経て正規データを出力してい
る。この従来の半導体記憶装置の構成を図４に示してい
る。この図４において、15は、外部よりアドレス信号14
を変化させると、このアドレス遷移を検知してアドレス
遷移検知信号７を発生するアドレス遷移検知回路、16
は、デコーダ、17は、データが書き込まれているメモリ
セル、18は、メモリセル17より選択されたデータ11を増
幅するセンスアンプ、10は、センスアンプ18からのデー
タ11を増幅するメインアンプ、20は、メインアンプ10か
らのデータ11を出力ノード12に出力する出力バッファ回
路、19は、上記アドレス遷移検知回路15のアドレス遷移
検知信号７を受けて内部クロック信号９を上記メインア
ンプ10及び出力バッファ回路20に出力する内部クロック
発生回路である。
【０００３】以下、上記半導体記憶装置における読み出
し動作について説明する。先ず、外部よりアドレス信号
14を変化させると、アドレス遷移検知回路15がアドレス
遷移を検知してアドレス遷移検知信号７を発生する。こ
のアドレス遷移検知信号７の発生と同時に、上記アドレ
ス信号14はデコーダー16を通り、メモリセル17のデータ
11を選択する。選択されたデータ11は、センスアンプ18
で増幅されてメインアンプ10に転送される。また、上記
アドレス遷移検知信号７は、内部クロック発生回路19を
動作させ、該内部クロック発生回路19が内部クロック信
号９を発生し、該内部クロック信号９がメインアンプ10
及び出力バッファ回路20を動作させて上記メモリセル17
のデータ11を出力バッファ回路20が出力ノード12に出力
する。
し動作について説明する。先ず、外部よりアドレス信号
14を変化させると、アドレス遷移検知回路15がアドレス
遷移を検知してアドレス遷移検知信号７を発生する。こ
のアドレス遷移検知信号７の発生と同時に、上記アドレ
ス信号14はデコーダー16を通り、メモリセル17のデータ
11を選択する。選択されたデータ11は、センスアンプ18
で増幅されてメインアンプ10に転送される。また、上記
アドレス遷移検知信号７は、内部クロック発生回路19を
動作させ、該内部クロック発生回路19が内部クロック信
号９を発生し、該内部クロック信号９がメインアンプ10
及び出力バッファ回路20を動作させて上記メモリセル17
のデータ11を出力バッファ回路20が出力ノード12に出力
する。
【０００４】次に、上記出力バッファ回路20は、図５に
示すように、Ｈデータを出力するＨデータ出力トランジ
スタ２と、Ｌデータを出力するＬデータ出力トランジス
タ４と、該両出力トランジスタ２、４を駆動する出力ト
ランジスタ駆動回路５とより構成されている。そして、
上記内部クロック発生回路19より発生した内部クロック
信号９により出力トランジスタ駆動回路５がメインアン
プ10からのデータ11に基づいて動作し、Ｈデータを出力
する場合はＨデータ出力トランジスタ２を駆動し、Ｌデ
ータを出力する場合はＬデータ出力トランジスタ４を駆
動する。
示すように、Ｈデータを出力するＨデータ出力トランジ
スタ２と、Ｌデータを出力するＬデータ出力トランジス
タ４と、該両出力トランジスタ２、４を駆動する出力ト
ランジスタ駆動回路５とより構成されている。そして、
上記内部クロック発生回路19より発生した内部クロック
信号９により出力トランジスタ駆動回路５がメインアン
プ10からのデータ11に基づいて動作し、Ｈデータを出力
する場合はＨデータ出力トランジスタ２を駆動し、Ｌデ
ータを出力する場合はＬデータ出力トランジスタ４を駆
動する。
【０００５】
【発明が解決しようとする課題】ところで、上述した半
導体記憶装置では、ＨデータとＬデータを出力する時間
は、両出力トランジスタ２、４が駆動し始める時間が同
じであったとしても基板バイアス効果により、Ｈデータ
出力トランジスタ２の電流駆動能力がＬデータ出力トラ
ンジスタ４の電流駆動能力に比べて劣るためにＨデータ
の出力が遅くなるという問題があった。特に、低電源電
圧においては、データ11がメモリセル17から出力トタン
ジスタ２、４に転送される時間が長くかかるためにアク
セスタイムが遅くなり、上記問題が顕在化していた。具
体的に、図６に従来構成の半導体記憶装置におけるタイ
ミングチャートを示す。この図６において、実線は高電
圧時、破線は低電圧時の動作を示す。先ず、アドレス信
号14を変化させるとアドレス信号検知信号７が発生す
る。アドレス遷移検知信号７を受けて、内部クロック信
号９が発生し、データ11が出力ノード１２より出力され
る。この図６から明らかなように、アドレス信号14の遷
移（図６のＡ参照）から出力データ11が出力されるまで
のアクセスタイムットは、高電圧の時（図６のT1参照）
より低電圧の時（図６のT2参照）の方が遅い。また、上
述した理由により、一般に、Ｌデータの出力よりＨデー
タの出力がアクセスタイムが遅い。
導体記憶装置では、ＨデータとＬデータを出力する時間
は、両出力トランジスタ２、４が駆動し始める時間が同
じであったとしても基板バイアス効果により、Ｈデータ
出力トランジスタ２の電流駆動能力がＬデータ出力トラ
ンジスタ４の電流駆動能力に比べて劣るためにＨデータ
の出力が遅くなるという問題があった。特に、低電源電
圧においては、データ11がメモリセル17から出力トタン
ジスタ２、４に転送される時間が長くかかるためにアク
セスタイムが遅くなり、上記問題が顕在化していた。具
体的に、図６に従来構成の半導体記憶装置におけるタイ
ミングチャートを示す。この図６において、実線は高電
圧時、破線は低電圧時の動作を示す。先ず、アドレス信
号14を変化させるとアドレス信号検知信号７が発生す
る。アドレス遷移検知信号７を受けて、内部クロック信
号９が発生し、データ11が出力ノード１２より出力され
る。この図６から明らかなように、アドレス信号14の遷
移（図６のＡ参照）から出力データ11が出力されるまで
のアクセスタイムットは、高電圧の時（図６のT1参照）
より低電圧の時（図６のT2参照）の方が遅い。また、上
述した理由により、一般に、Ｌデータの出力よりＨデー
タの出力がアクセスタイムが遅い。
【０００６】本発明は、斯かる点に鑑みてなされたもの
で、低電圧時におけるアクセスタイムを早めることを目
的としている。
で、低電圧時におけるアクセスタイムを早めることを目
的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、先ず、電源電圧を検知し
て該電源電圧の低電圧時に低電圧検知信号を出力する電
源電圧検知回路が設けられている。更に、信号遷移を検
知して信号遷移検知信号を出力する信号遷移検知回路が
設けられている。加えて、Ｌデータ出力トランジスタと
Ｈデータ出力トランジスタとを有し、上記電源電圧検知
回路の低電圧検知信号と、上記信号遷移検知回路の信号
遷移検知信号とを受けると、データ出力時に上記Ｈデー
タ出力トランジスタを一時的に駆動した後に正規データ
を出力する出力回路が設けられた構成としている。
めに、本発明が講じた手段は、先ず、電源電圧を検知し
て該電源電圧の低電圧時に低電圧検知信号を出力する電
源電圧検知回路が設けられている。更に、信号遷移を検
知して信号遷移検知信号を出力する信号遷移検知回路が
設けられている。加えて、Ｌデータ出力トランジスタと
Ｈデータ出力トランジスタとを有し、上記電源電圧検知
回路の低電圧検知信号と、上記信号遷移検知回路の信号
遷移検知信号とを受けると、データ出力時に上記Ｈデー
タ出力トランジスタを一時的に駆動した後に正規データ
を出力する出力回路が設けられた構成としている。
【０００８】
【作用】上記の構成により、本発明では、信号が遷移す
ると、例えば、アドレス信号が遷移すると、信号遷移検
知回路が信号遷移検知信号を出力する一方、電源電圧検
知回路が電源電圧を検知しており、該電源電圧が低下す
ると、低電圧検知信号を出力することになる。そして、
上記電源電圧検知回路が低電圧検知信号を出力している
状態において、信号遷移検知回路が信号遷移検知信号を
出力すると、つまり、低電圧時にアドレス信号が遷移す
ると、出力回路のＨデータ出力トランジスタを一時的に
駆動し、一時的にＨデータが出力する。このＨデータの
出力により出力ノードをＨレベルにシフトさせ、Ｈデー
タの出力が早まることになり、その結果として全体のア
クセスタイムを早めることができる。
ると、例えば、アドレス信号が遷移すると、信号遷移検
知回路が信号遷移検知信号を出力する一方、電源電圧検
知回路が電源電圧を検知しており、該電源電圧が低下す
ると、低電圧検知信号を出力することになる。そして、
上記電源電圧検知回路が低電圧検知信号を出力している
状態において、信号遷移検知回路が信号遷移検知信号を
出力すると、つまり、低電圧時にアドレス信号が遷移す
ると、出力回路のＨデータ出力トランジスタを一時的に
駆動し、一時的にＨデータが出力する。このＨデータの
出力により出力ノードをＨレベルにシフトさせ、Ｈデー
タの出力が早まることになり、その結果として全体のア
クセスタイムを早めることができる。
【０００９】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。尚、従来例と同一構成部分については同一符号
でもって示している。図１は、半導体集積回路装置の一
例である半導体記憶装置の構成を示している。この図１
において、15は、外部よりアドレス信号14を変化させる
と、このアドレス遷移を検知してアドレス遷移検知信号
７を発生するアドレス遷移検知回路、16は、デコーダ、
17は、データが書き込まれているメモリセル、18は、メ
モリセル17より選択されたデータ11を増幅するセンスア
ンプ、10は、センスアンプ18からのデータ11を増幅する
メインアンプ、１は、メインアンプ10からのデータ11を
出力ノード12に出力する出力バッファ回路、19は、上記
アドレス遷移検知回路15のアドレス遷移検知信号７を受
けて内部クロック信号９を上記メインアンプ10及び出力
バッファ回路20に出力する内部クロック発生回路であ
る。そして、本発明の特徴として、電源電圧を検知して
該電源電圧の低電圧時に低電圧検知信号８を出力する電
源電圧検知回路13が設けられており、該低電圧検知信号
８と上記アドレス遷移検知回路15のアドレス遷移検知信
号７とが出力バッファ回路１に入力されている。
明する。尚、従来例と同一構成部分については同一符号
でもって示している。図１は、半導体集積回路装置の一
例である半導体記憶装置の構成を示している。この図１
において、15は、外部よりアドレス信号14を変化させる
と、このアドレス遷移を検知してアドレス遷移検知信号
７を発生するアドレス遷移検知回路、16は、デコーダ、
17は、データが書き込まれているメモリセル、18は、メ
モリセル17より選択されたデータ11を増幅するセンスア
ンプ、10は、センスアンプ18からのデータ11を増幅する
メインアンプ、１は、メインアンプ10からのデータ11を
出力ノード12に出力する出力バッファ回路、19は、上記
アドレス遷移検知回路15のアドレス遷移検知信号７を受
けて内部クロック信号９を上記メインアンプ10及び出力
バッファ回路20に出力する内部クロック発生回路であ
る。そして、本発明の特徴として、電源電圧を検知して
該電源電圧の低電圧時に低電圧検知信号８を出力する電
源電圧検知回路13が設けられており、該低電圧検知信号
８と上記アドレス遷移検知回路15のアドレス遷移検知信
号７とが出力バッファ回路１に入力されている。
【００１０】上記出力バッファ回路１は、図２に示すよ
うに、従来例と同様にＨデータを出力するＨデータ出力
トランジスタ２（第１Ｈデータ出力トランジスタ２）
と、Ｌデータを出力するＬデータ出力トランジスタ４
と、該両出力トランジスタ２、４を駆動する出力トラン
ジスタ駆動回路５とを備えている。そして、上記内部ク
ロック発生回路19より発生した内部クロック信号９によ
り出力トランジスタ駆動回路５がメインアンプ10からの
データ11に基づいて動作し、正規のＨデータを出力する
場合はＨデータ出力トランジスタ２を駆動し、Ｌデータ
を出力する場合はＬデータ出力トランジスタ４を駆動す
るように構成されている。更に、本発明の特徴として、
上記出力バッファ回路１は、第２Ｈデータ出力トランジ
スタ３と、ＮＡＮＤゲート回路及びインバータ回路より
なる定電圧駆動回路６とが設けられている。該定電圧駆
動回路６は、上記アドレス遷移検知回路15のアドレス遷
移検知信号６と電源電圧検知回路13の低電圧検知信号８
とを受けると、上記第２Ｈデータ出力トランジスタ３に
駆動信号6aを出力するように構成されている。そして、
該第２Ｈデータ出力トランジスタ３は、一時的にＨデー
タを出力するように構成されている。
うに、従来例と同様にＨデータを出力するＨデータ出力
トランジスタ２（第１Ｈデータ出力トランジスタ２）
と、Ｌデータを出力するＬデータ出力トランジスタ４
と、該両出力トランジスタ２、４を駆動する出力トラン
ジスタ駆動回路５とを備えている。そして、上記内部ク
ロック発生回路19より発生した内部クロック信号９によ
り出力トランジスタ駆動回路５がメインアンプ10からの
データ11に基づいて動作し、正規のＨデータを出力する
場合はＨデータ出力トランジスタ２を駆動し、Ｌデータ
を出力する場合はＬデータ出力トランジスタ４を駆動す
るように構成されている。更に、本発明の特徴として、
上記出力バッファ回路１は、第２Ｈデータ出力トランジ
スタ３と、ＮＡＮＤゲート回路及びインバータ回路より
なる定電圧駆動回路６とが設けられている。該定電圧駆
動回路６は、上記アドレス遷移検知回路15のアドレス遷
移検知信号６と電源電圧検知回路13の低電圧検知信号８
とを受けると、上記第２Ｈデータ出力トランジスタ３に
駆動信号6aを出力するように構成されている。そして、
該第２Ｈデータ出力トランジスタ３は、一時的にＨデー
タを出力するように構成されている。
【００１１】次に、本実施例の半導体記憶装置における
データ出力動作を説明する。外部よりアドレス信号14を
変化させると、アドレス遷移検知回路15がアドレス遷移
を検知してアドレス遷移検知信号７を発生する。このア
ドレス遷移検知信号７を内部クロック発生回路19が受け
て内部クロック信号９を発生し、従来の半導体記憶装置
と同様に、メモリセル17より選択されたデータ11がセン
スアンプ18及びメインアンプ10を介して出力バッファ１
に転送される。
データ出力動作を説明する。外部よりアドレス信号14を
変化させると、アドレス遷移検知回路15がアドレス遷移
を検知してアドレス遷移検知信号７を発生する。このア
ドレス遷移検知信号７を内部クロック発生回路19が受け
て内部クロック信号９を発生し、従来の半導体記憶装置
と同様に、メモリセル17より選択されたデータ11がセン
スアンプ18及びメインアンプ10を介して出力バッファ１
に転送される。
【００１２】一方、電源電圧検知回路13は、電源電圧を
検知して該電源電圧が低下すると、低電圧検知信号８を
出力する。そこで、一定の電源電圧以下の状態におい
て、アドレス信号７が遷移すると、定電圧駆動回路６が
上記アドレス遷移検知信号７と低電圧検知信号８を受け
て、第２Ｈデータ出力トランジスタ３を駆動する駆動信
号６を一時的に発生する。この一時的な駆動信号６を受
けて第２Ｈデータ出力トランジスタ３は一時的に導通
し、出力ノード12の電位をＨレベル側に上げる。その
後、上記メインアンプ10から正規データ11が出力バッフ
ァ回路１に転送される前に上記第２Ｈデータ出力トラン
ジスタ３は非導通状態になり、出力ノード12の電位はＨ
レベル側にシフトしたままハイインピーダンス状態にな
る。続いて、上記メインアンプ10から正規データ11が出
力バッファ回路１に転送されると、Ｈデータを出力する
場合には第１Ｈデータ出力トランジスタ２が導通し、Ｌ
データを出力する場合はＬデータ出力トランジスタ４が
導通状態になり、Ｈデータ又はＬデータが出力ノード12
に出力される。
検知して該電源電圧が低下すると、低電圧検知信号８を
出力する。そこで、一定の電源電圧以下の状態におい
て、アドレス信号７が遷移すると、定電圧駆動回路６が
上記アドレス遷移検知信号７と低電圧検知信号８を受け
て、第２Ｈデータ出力トランジスタ３を駆動する駆動信
号６を一時的に発生する。この一時的な駆動信号６を受
けて第２Ｈデータ出力トランジスタ３は一時的に導通
し、出力ノード12の電位をＨレベル側に上げる。その
後、上記メインアンプ10から正規データ11が出力バッフ
ァ回路１に転送される前に上記第２Ｈデータ出力トラン
ジスタ３は非導通状態になり、出力ノード12の電位はＨ
レベル側にシフトしたままハイインピーダンス状態にな
る。続いて、上記メインアンプ10から正規データ11が出
力バッファ回路１に転送されると、Ｈデータを出力する
場合には第１Ｈデータ出力トランジスタ２が導通し、Ｌ
データを出力する場合はＬデータ出力トランジスタ４が
導通状態になり、Ｈデータ又はＬデータが出力ノード12
に出力される。
【００１３】具体的に、図３に本実施例の半導体記憶装
置におけるタイミングチャートを示す。この図３におい
て、実線は高電圧時、破線は低電圧時の動作を示し、高
電源電圧の動作は従来の半導体記憶装置と同じである。
先ず、アドレス信号14を変化させるとアドレス信号検知
信号７が発生する。アドレス遷移検知信号７を受けて、
内部クロック信号９が発生し、データ11が出力ノード１
２より出力される。その際、低電源電圧のときには、低
電圧検知信号８がＨレベルとなり、アドレス遷移検知信
号７が発生すると、第２Ｈデータ出力トランジスタ３を
駆動する駆動信号６が一時的に発生し、出力ノード12の
電位がＨレベル側にシフトする。この状態において、正
規データ11を出力するので、出力信号波形は、図３の出
力ノード12に示すようになり、アドレス信号14の遷移
（図３のＡ参照）から高電圧の時におけるデータＨが出
力されるまでのアクセスタイムットがT3に、アドレス信
号14の遷移（図３のＡ参照）から低電圧の時におけるデ
ータＬが出力されるまでのアクセスタイムットがT4にな
る。そして、データ出力までの時間の短かったＬデータ
の出力は、従来例の図６のB1より本実施例の図３のB2が
遅くなるが、データ出力までの時間の長かったＨデータ
の出力は、従来例の図６のB3より本実施例の図３のB4が
速くなり、この結果、全体としてのアクセスタイムを速
くすることができる。また、電源電圧が高電圧の場合に
おいては、アクセスタイムの遅れは低電圧の場合ほど問
題にならない。逆に、高電圧において、一時的にＨデー
タを出力することは電源電流を増加させるためにデメリ
ットがある。
置におけるタイミングチャートを示す。この図３におい
て、実線は高電圧時、破線は低電圧時の動作を示し、高
電源電圧の動作は従来の半導体記憶装置と同じである。
先ず、アドレス信号14を変化させるとアドレス信号検知
信号７が発生する。アドレス遷移検知信号７を受けて、
内部クロック信号９が発生し、データ11が出力ノード１
２より出力される。その際、低電源電圧のときには、低
電圧検知信号８がＨレベルとなり、アドレス遷移検知信
号７が発生すると、第２Ｈデータ出力トランジスタ３を
駆動する駆動信号６が一時的に発生し、出力ノード12の
電位がＨレベル側にシフトする。この状態において、正
規データ11を出力するので、出力信号波形は、図３の出
力ノード12に示すようになり、アドレス信号14の遷移
（図３のＡ参照）から高電圧の時におけるデータＨが出
力されるまでのアクセスタイムットがT3に、アドレス信
号14の遷移（図３のＡ参照）から低電圧の時におけるデ
ータＬが出力されるまでのアクセスタイムットがT4にな
る。そして、データ出力までの時間の短かったＬデータ
の出力は、従来例の図６のB1より本実施例の図３のB2が
遅くなるが、データ出力までの時間の長かったＨデータ
の出力は、従来例の図６のB3より本実施例の図３のB4が
速くなり、この結果、全体としてのアクセスタイムを速
くすることができる。また、電源電圧が高電圧の場合に
おいては、アクセスタイムの遅れは低電圧の場合ほど問
題にならない。逆に、高電圧において、一時的にＨデー
タを出力することは電源電流を増加させるためにデメリ
ットがある。
【００１４】尚、本実施例においては、半導体記憶装置
を一例として説明したが、本発明は、外部信号の変化に
より内部で演算を行い、データを出力する各種の半導体
集積回路装置、例えば、マイクロコンピュータなどにつ
いても応用できることは言うまでもない。また、本実施
例では、一時的にＨデータを出力する第２Ｈデータ出力
トランジスタ３を別個に備えるようにしたが、本発明
は、該第２Ｈデータ出力トランジスタ３を設けることな
く、正規データの第１Ｈデータ出力トランジスタ２を用
い、該第１Ｈデータトランジスタ２の導通を正規データ
の出力前に一時的に行なうことにより一時的にＨデータ
を出力する構成をとってもよい。
を一例として説明したが、本発明は、外部信号の変化に
より内部で演算を行い、データを出力する各種の半導体
集積回路装置、例えば、マイクロコンピュータなどにつ
いても応用できることは言うまでもない。また、本実施
例では、一時的にＨデータを出力する第２Ｈデータ出力
トランジスタ３を別個に備えるようにしたが、本発明
は、該第２Ｈデータ出力トランジスタ３を設けることな
く、正規データの第１Ｈデータ出力トランジスタ２を用
い、該第１Ｈデータトランジスタ２の導通を正規データ
の出力前に一時的に行なうことにより一時的にＨデータ
を出力する構成をとってもよい。
【００１５】
【発明の効果】以上のように、この発明によれば、電源
電圧の低電圧時を検出し、信号遷移検知回路が信号遷移
検知信号を出力すると、Ｈデータ出力トランジスタを一
時的に駆動した後、正規データを出力するようにしたた
めに、正規のＨデータを出力する前に出力ノードをＨレ
ベルにシフトさせることができるので、該正規のＨデー
タの出力を早めることができる。この結果、全体のアク
セスタイムを早めることができる。
電圧の低電圧時を検出し、信号遷移検知回路が信号遷移
検知信号を出力すると、Ｈデータ出力トランジスタを一
時的に駆動した後、正規データを出力するようにしたた
めに、正規のＨデータを出力する前に出力ノードをＨレ
ベルにシフトさせることができるので、該正規のＨデー
タの出力を早めることができる。この結果、全体のアク
セスタイムを早めることができる。
【図１】本発明の一実施例の半導体記憶装置を示す構成
図である。
図である。
【図２】本発明の一実施例の出力バッファ回路を示す回
路図である。
路図である。
【図３】本発明の半導体記憶装置のタイミング図であ
る。
る。
【図４】従来の半導体記憶装置を示す構成図である。
【図５】従来の出力バッファ回路を示す回路図である。
【図６】従来の半導体記憶装置のタイミング図である。
１ 出力バッファ回路 ２ 第１Ｈデータ出力トランジスタ ３ 第２Ｈデータ出力トランジスタ ４ Ｌデータ出力トランジスタ ５ 出力トランジスタ駆動回路 ６ 定電圧駆動回路 6a 駆動信号 ７ アドレス遷移検知信号 ８ 低電圧検知信号 ９ 内部クロック信号 10 メインアンプ 11 データ 12 出力ノード 13 電源電圧検知回路 14 アドレス信号 15 アドレス遷移検知回路 16 デコーダ 17 メモリセル 18 センスアンプ 19 内部クロック発生回路
Claims (1)
- 【請求項１】 電源電圧を検知して該電源電圧の低電圧
時に低電圧検知信号を出力する電源電圧検知回路と、 信号遷移を検知して信号遷移検知信号を出力する信号遷
移検知回路と、 Ｌデータ出力トランジスタとＨデータ出力トランジスタ
とを有し、上記電源電圧検知回路の低電圧検知信号と、
上記信号遷移検知回路の信号遷移検知信号とを受ける
と、データ出力時に上記Ｈデータ出力トランジスタを一
時的に駆動した後に正規データを出力する出力回路とを
備えていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04238290A JP3131043B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04238290A JP3131043B2 (ja) | 1992-09-07 | 1992-09-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0684364A JPH0684364A (ja) | 1994-03-25 |
| JP3131043B2 true JP3131043B2 (ja) | 2001-01-31 |
Family
ID=17027994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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-
1992
- 1992-09-07 JP JP04238290A patent/JP3131043B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0684364A (ja) | 1994-03-25 |
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