JPH1116350A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナス・ミラー・ディレイ回路を備え
た同期型ＤＲＡＭにおいて、シンクロナス・ミラー・デ
ィレイ回路は、精度の高いクロック制御が可能である反
面、数百個のゲート回路で構成されているため、消費電
流が非常に大きいという課題があった。 【解決手段】 同期型ＤＲＡＭにおいて、リードモード
時に出力バッファへクロック信号を供給する回路とし
て、シンクロナス・ミラー・ディレイ回路を使用すると
ともに、データ出力時以外は上記シンクロナス・ミラー
・ディレイ回路へのクロック信号の供給を遮断すること
によってその動作を停止させるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おけるクロック遮断制御に適用して有効な技術に関し、
例えば同期型ダイナミックＲＡＭに利用して有効な技術
に関する。

【０００２】

【従来の技術】近年、高速アクセス可能な半導体メモリ
として、マイクロプロセッサ等の外部装置から供給され
るクロック信号に同期して動作する同期型ダイナミック
ＲＡＭ（以下、同期型ＤＲＡＭと略す）が実用化されて
いる。ところで、同期型ＤＲＡＭにおいては、リードデ
ータ出力時にクロック信号によって出力バッファを動作
させてデータを出力させるため、リードモード時に内部
の制御回路から供給される制御信号に基づいて出力バッ
ファに所定のタイミングで外部クロック信号に同期した
内部クロック信号を供給して動作させるクロック制御回
路が設けられている。

【０００３】

【発明が解決しようとする課題】かかるクロック制御回
路は、リードモード時に形成される所定の内部制御信号
が変化してから所定の時間だけ遅れた時点で出力バッフ
ァへのクロック信号の供給を開始するという制御が必要
とされる。

【０００４】しかしながら、リードモード時に形成され
る所定の内部制御信号はクロック信号と同期していると
は限らないため、この内部制御信号に基づいて単にクロ
ック信号の供給を制御するだけでは、クロック供給再開
時に所定のパルス幅よりも短いクロック信号が形成され
て回路が誤動作するおそれがある。

【０００５】また、出力バッファから出力されるデータ
は外部のクロック信号に同期してマイクロプロセッサ等
に取り込まれるため、データ転送の高速化のためには出
力バッファが外部クロック信号に同期してデータを出力
することが重要である。そのためには、出力バッファに
供給される内部クロック信号が外部クロック信号に正確
に同期していなければならない。

【０００６】そこで、本発明者らは、クロック入力開始
後短時間のうちに外部クロック信号に同期した内部クロ
ック信号を形成して供給が可能な回路として、シンクロ
ナス・ミラー・ディレイ回路と呼ばれるディレイ回路を
使用することについて検討した。ところが、シンクロナ
ス・ミラー・ディレイ回路は、精度の高いクロック制御
が可能である反面、数百個のゲート回路で構成されてい
るため、消費電流が非常に大きいという課題があること
が明らかとなった。

【０００７】この発明の目的は、クロック供給再開時に
正しいパルス幅のクロック信号を形成して供給可能なク
ロック供給制御技術を提供することにある。

【０００８】この発明の他の目的は、消費電流の少なく
かつ必要な時にのみ所定のタイミングでクロック信号を
供給可能なクロック供給制御回路を提供することにあ
る。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、リードモード時に出力バッファ
へクロック信号を供給する回路として、シンクロナス・
ミラー・ディレイ回路を使用するとともに、データ出力
時以外は上記シンクロナス・ミラー・ディレイ回路への
クロック信号の供給を遮断することによってその動作を
停止させるようにしたものである。

【００１２】上記した手段によれば、シンクロナス・ミ
ラー・ディレイ回路によってクロック供給再開時に正し
いパルス幅のクロック信号を形成して供給し、これによ
って回路の誤動作を防止できるとともに、必要なとき以
外はシンクロナス・ミラー・ディレイ回路そのものの動
作を停止させることができため、無駄な消費電流を減ら
すことができる。

【００１３】具体的には、外部から入力されるクロック
信号を取り込む入力バッファ回路と、該入力バッファに
よって取り込まれたクロック信号を遅延させる遅延回路
と、該遅延回路で遅延されたクロック信号と上記入力バ
ッファによって取り込まれたクロック信号とを比較して
所定時間遅延させたクロック信号を生成するシンクロナ
ス・ミラー・ディレイ回路と、該シンクロナス・ミラー
・ディレイ回路で生成されたクロック信号を所望の回路
に供給するドライバ回路とを備えた半導体記憶装置にお
いて、上記入力バッファまたは遅延回路のいずれかに所
定の制御信号に基づいてクロック信号の入力もしくは伝
達を遮断可能なクロック遮断手段を設けるようにする。

【００１４】上記シンクロナス・ミラー・ディレイ回路
の入力部に所定の制御信号に基づいてクロック信号の入
力もしくは伝達を遮断可能なクロック遮断手段を設ける
ようにしてもよい。

【００１５】また、上記入力バッファは縦続形態の複数
の論理ゲート回路からなり、該入力バッファにクロック
遮断手段が設けられる場合に、上記クロック遮断手段は
上記制御信号の遅延時間に対応した位置に設けるように
するのが望ましい。これによって、制御信号の遅延が補
償され、クロック信号のパルスが欠けるのを防止するこ
とができる。

【００１６】さらに、上記入力バッファまたは遅延回路
の他に上記ドライバ回路にも、上記制御信号によってク
ロック信号の入力もしくは伝達を遮断可能なクロック遮
断手段を設けるとよい。これによって、リードモードが
終了して制御信号がロウレベルにされた時に、クロック
信号の供給が直ちに遮断されるため、余分なクロック信
号によるデータ出力バッファの動作を容易に防止するこ
とができる。

【００１７】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１８】図１は本発明を適用した同期型ダイナミッ
クＲＡＭの一実施例を示すブロック図である。

【００１９】図１において、１０Ａ，１０Ｂはそれぞれ
が例えば８Ｍビットの記憶容量を持つ２つのバンクＢＡ
ＮＫ０，ＢＡＮＫ１として構成されたメモリアレイ、１
１Ａ，１１Ｂは外部から時分割方式で入力されるロウア
ドレス（行アドレス）信号およびカラムアドレス（列ア
ドレス）信号を増幅、波形整形して内部の所定の回路に
供給するためのアドレス入力バッファ回路、１２はメモ
リセルのリフレッシュのためのアドレスを発生するリフ
レッシュカウンタである。また、１３Ａ，１３Ｂは上記
アドレス入力バッファ回路１１Ａまたはリフレッシュカ
ウンタ１２から供給される内部相補アドレス信号をデコ
ードして上記メモリアレイ１０Ａ，１０Ｂ内の対応する
ワード線を選択するロウデコーダである。

【００２０】１４は外部から入力されたカラムアドレス
に基づいて複数バイトのデータのリード／ライトに必要
な連続したカラムアドレスを発生するカラムアドレスカ
ウンタ、１５Ａ，１５Ｂはカラムアドレスカウンタ１４
から供給される内部アドレス信号をデコードして上記メ
モリアレイ１０Ａ，１０Ｂ内の対応するビット線を選択
するカラムデコーダ、１６Ａ，１６Ｂはビット線に読み
出されたデータを増幅するセンスアンプおよび複数のビ
ット線がカラムスイッチを介して共通に接続されるＩ／
Ｏバスである。

【００２１】また、１７は書込みデータ信号を取り込ん
で上記センスアンプ＆Ｉ／Ｏバス１６Ａ，１６Ｂを介し
て上記メモリアレイ１０Ａ，１０Ｂに供給するデータ入
力バッファ回路、１８は上記センスアンプ＆Ｉ／Ｏバス
１６Ａ〜１６Ｄを介して上記メモリアレイ１０Ａ〜１０
Ｄより読み出されたデータを外部へ出力するデータ出力
バッファ、１９は外部より入力される各種制御信号に基
づいて内部回路へ供給するタイミング信号を形成するタ
イミング制御回路、２０は上記データ出力バッファ１８
に対するクロック信号φｃを生成するクロック供給制御
回路である。

【００２２】外部からこの実施例のメモリに入力される
制御信号としては、同期用クロック信号ＣＬＫの他、例
えば入力されたクロック信号を消費電力低減のため内部
回路に供給しないように制御するためのクロックイネー
ブル信号ＣＫＥや当該メモリが選択されていることを示
すためのチップ選択信号／ＣＳ、アドレス入力バッファ
１１Ａへのロウアドレスの取込みタイミングを与えるた
めのロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスの取込みタイミングを与えるためのカラムアドレス
ストローブ信号／ＣＡＳ、書き込みが有効であることを
示すための書込み制御信号／ＷＥ、所定のビットのデー
タを読み出したり書き込んだりしないようにマスクする
よう要求するための制御信号ＤＱＭ等がある。なお各符
号の前に「／」（図では符号の上に「−」）が付いてい
る制御信号は、ロウレベルが有効レベルであることを示
している。

【００２３】図２に、シンクロナス・ミラー・ディレイ
回路を使用した上記クロック供給制御回路２０の構成例
を示す。図２に示されているように、この実施例のクロ
ック供給制御回路２０は、外部から供給されるクロック
信号を受ける入力バッファ２１と、フォワード・ディレ
イ・アレイＦＤＡとミラー制御回路ＭＣＣとバックワー
ド・ディレイ・アレイＢＤＡとからなるシンクロナス・
ミラー・ディレイ回路２２と、入力されたクロック信号
を１周期遅らせて上記フォワード・ディレイ・アレイＦ
ＤＡへ供給するダミー遅延回路２３と、上記バックワー
ド・ディレイ・アレイＢＤＡから出力されたクロック信
号をデータ出力バッファ１８へ供給するクロックドライ
バ２４とから構成されている。

【００２４】上記シンクロナス・ミラー・ディレイ回路
２２は、リードコマンドが入力されたときに前記タイミ
ング制御回路１９から出力される制御信号ＭＣ−ＲＤＬ
Ｔがハイレベルに変化してから２サイクル後に外部クロ
ック信号ＣＬＫに同期した内部クロック信号φｃを形成
して出力するように動作する。上記ダミー遅延回路２３
は、複数のインバータもしくは論理ゲートが縦続接続さ
れて構成されており、入力バッファ２１とミラー制御回
路ＭＣＣとクロックドライバ２４の各遅延時間の和（ク
ロック信号の約１周期分）に相当する遅延時間となるよ
うにゲート段数が設定されている。

【００２５】本発明においては、以下のような構成を採
用することによって、上記制御信号ＭＣ−ＲＤＬＴがロ
ウレベルの期間は、シンクロナス・ミラー・ディレイ回
路２２の動作そのものが停止されるようになっている。

【００２６】図３に、制御信号ＭＣ−ＲＤＬＴによって
出力バッファに対するクロック信号の供給／遮断および
回路動作を制御するように構成した本発明に係るクロッ
ク供給制御回路２０の第１の実施例を示す。この実施例
は、シンクロナス・ミラー・ディレイ回路２２へ外部ク
ロック信号ＣＬＫを入力するための専用の入力バッファ
回路２１に前記タイミング制御回路１９から出力される
制御信号ＭＣ−ＲＤＬＴを供給してクロック信号の入力
を制御するように構成したものである。

【００２７】図３に示されているように、入力バッファ
回路２１は、４段の論理ゲートで構成されており、１段
目、２段目および４段目の論理ゲートＧ１，Ｇ２，Ｇ４
をインバータで構成するとともに、３段目の論理ゲート
Ｇ３をＮＡＮＤゲートで構成し、このＮＡＮＤゲートの
一方の入力端子に上記制御信号ＭＣ−ＲＤＬＴを入力し
て制御するように構成されている。これによって、制御
信号ＭＣ−ＲＤＬＴがロウレベルにされるリードモード
時以外のときには、外部クロック信号ＣＬＫのシンクロ
ナス・ミラー・ディレイ回路２２への入力が遮断される
ため、シンクロナス・ミラー・ディレイ回路の動作が停
止され、消費電流が低減される。そして、制御信号ＭＣ
−ＲＤＬＴがハイレベルに変化されると、外部クロック
信号ＣＬＫがシンクロナス・ミラー・ディレイ回路２２
に入力されて動作を開始し、図７（ｃ）に示すように、
２サイクル後に外部クロック信号ＣＬＫに同期した内部
クロック信号φｃを出力する。

【００２８】しかも、この実施例では、入力バッファを
構成する４段の論理ゲートのうち３段目のＮＡＮＤゲー
トＧ３の入力端子に上記制御信号ＭＣ−ＲＤＬＴが入力
されているため、制御信号ＭＣ−ＲＤＬＴの遅延が補償
され、入力クロック信号のパルスが欠けるのを防止する
ことができる。すなわち、制御信号ＭＣ−ＲＤＬＴは、
リードコマンドが外部クロック信号ＣＬＫに同期してタ
イミング制御回路１９に取り込まれて形成されるもの
の、制御信号ＭＣ−ＲＤＬＴがハイレベルに変化するま
でには２ゲート程度の遅延が生じてしまうため、その遅
延した制御信号ＭＣ−ＲＤＬＴを入力バッファ２１の初
段論理ゲートに入れて制御すると、入力クロック信号の
最初のパルスが短くなってしまうので、３段目の論理ゲ
ートに入れるようにしたものである。これによって、シ
ンクロナス・ミラー・ディレイ回路２２への入力クロッ
ク信号のパルスが欠けるのを防止することができる。

【００２９】なお、制御信号ＭＣ−ＲＤＬＴを入力する
論理ゲートは入力バッファ２１の３段目に限定されず、
２段目あるいは４段目等制御信号ＭＣ−ＲＤＬＴの遅延
時間に応じて論理ゲートを決定すればよい。また、入力
バッファ２１のゲート段数も４段に限定されず、３段以
下あるいは５段以上であってもよい。

【００３０】図４に、制御信号ＭＣ−ＲＤＬＴによって
出力バッファに対するクロック信号の供給／遮断および
回路動作を制御するように構成した本発明に係るクロッ
ク供給制御回路２０の第２の実施例を示す。この実施例
は、制御信号ＭＣ−ＲＤＬＴの遅延時間（リードコマン
ドが入力されてからＭＣ−ＲＤＬＴが変化するまでの時
間）が、入力バッファ２１全体の遅延時間よりも大きい
場合に有効である。この実施例は、図４に示すように、
インバータ列からなるダミー遅延回路２３の途中にＮＡ
ＮＤゲートＧＡを設けて、このＮＡＮＤゲートＧＡに制
御信号ＭＣ−ＲＤＬＴを入力して、シンクロナス・ミラ
ー・ディレイ回路２２へのクロック信号の供給を遮断す
るように構成したものである。

【００３１】このように構成した場合にも、制御信号Ｍ
Ｃ−ＲＤＬＴがロウレベルにされるリードモード時以外
のときには、クロック信号のシンクロナス・ミラー・デ
ィレイ回路２２への入力が遮断されるため、シンクロナ
ス・ミラー・ディレイ回路の動作が停止され、消費電流
が低減される。

【００３２】一方、制御信号ＭＣ−ＲＤＬＴがハイレベ
ルに変化されると、外部クロック信号ＣＬＫがシンクロ
ナス・ミラー・ディレイ回路２２に入力されて動作を開
始し、図７（ｃ）に示すように、２サイクル後に外部ク
ロック信号ＣＬＫに同期した内部クロック信号φｃを出
力する。

【００３３】後に説明するように、ミラー制御回路ＭＣ
Ｃは、フォワード・ディレイ・アレイＦＤＡ側からの信
号が変化しないと出力が変化しないので、ダミー遅延回
路２３からフォワード・ディレイ・アレイＦＤＡへのク
ロック信号の供給を遮断すればよく、入力クロック信号
のミラー制御回路ＭＣＣへの供給を遮断するためのゲー
トは設けなくてもミラー制御回路ＭＣＣは動作せず電流
も消費しない。

【００３４】図５に、本発明に係るクロック供給制御回
路２０の第３の実施例を示す。この実施例は、第１およ
び第２の実施例の構成に加え、シンクロナス・ミラー・
ディレイ回路２２の後段のクロックドライバ２４にも前
記タイミング制御回路１９から出力される制御信号ＭＣ
−ＲＤＬＴを供給してクロック信号の入力を制御するよ
うに構成したものである。

【００３５】すなわち、この実施例のクロックドライバ
２４は、４段の論理ゲートで構成されており、１段目、
２段目および４段目の論理ゲートＧ５，Ｇ６，Ｇ８はイ
ンバータで構成されるとともに、３段目の論理ゲートＧ
７はＮＡＮＤゲートで構成され、このＮＡＮＤゲートＧ
７の一方の入力端子に上記制御信号ＭＣ−ＲＤＬＴを入
力して制御するように構成されている。これによって、
リードモードが終了して制御信号ＭＣ−ＲＤＬＴがロウ
レベルにされた時に、シンクロナス・ミラー・ディレイ
回路２２からは２サイクル分余計にクロック信号が出力
されても、図７（ｄ）に示すように、出力バッファ１８
に対する内部クロック信号φｃの供給が直ちに遮断され
るため、余分なクロック信号によるデータ出力バッファ
１８の動作を容易に防止することができる。

【００３６】図８に、フォワード・ディレイ・アレイＦ
ＤＡとミラー制御回路ＭＣＣとバックワード・ディレイ
・アレイＢＤＡとからなる前記シンクロナス・ミラー・
ディレイ回路２２の具体的な回路構成例を示す。

【００３７】フォワード・ディレイ・アレイＦＤＡは、
縦続接続された２つのＮＡＮＤゲートＧａ，Ｇｂからな
る遅延段が９６段縦続されてなり、各遅延段の前段ＮＡ
ＮＤゲートＧａおよび各遅延段の後段ＮＡＮＤゲートＧ
ｂの一方の入力端子はすべてがハイレベル（電源電圧Ｖ
ｃｃ）に固定されている。この実施例では、特に制限さ
れないが、フォワード・ディレイ・アレイＦＤＡの入力
端に、ダミー遅延回路２３からのクロック信号の入力
を、タイミング制御回路１９からの制御信号ＭＣ−ＲＤ
ＬＴによって遮断するためのＮＡＮＤゲートＧＡが設け
られている。入力バッファ２１またはダミー遅延回路２
３にクロックを遮断するゲートを設けた場合、図８のＮ
ＡＮＤゲートＧＡは省略することができ、その場合、Ｎ
ＡＮＤゲートＧＡには上記制御信号ＭＣ−ＲＤＬＴの代
わりに電源電圧Ｖｃｃを印加しておくようにすればよ
い。

【００３８】ミラー制御回路ＭＣＣは、互いに出力端子
が他方の入力端子に接続された一対のＮＡＮＤゲートＧ
ｃ，Ｇｄからなり上記フォワード・ディレイ・アレイＦ
ＤＡの各遅延段の出力信号および入力バッファ２１から
のクロック信号が入力されたアービタ回路と、該アービ
タ回路の出力を反転するインバータＧｅと、該インバー
タＧｅの出力端子が一方の入力端子に接続され前段のア
ービタ回路の出力端子が他方の入力端子に接続されてな
るＮＡＮＤゲートＧｆとから構成されている。

【００３９】バックワード・ディレイ・アレイＢＤＡ
は、ミラー制御回路ＭＣＣの各段のＮＡＮＤゲートＧｆ
の出力信号が一方の入力端子に接続されたＮＡＮＤゲー
トＧｇと、上記フォワード・ディレイ・アレイＦＤＡの
各遅延段とゲート段数を合わせて同一遅延時間を得るた
めこのＮＡＮＤゲートＧｇの前段に接続されたＮＡＮＤ
ゲートＧｈと、ＮＡＮＤゲートＧｇの負荷容量をフォワ
ード・ディレイ・アレイＦＤＡの各段のＮＡＮＤゲート
Ｇｂと合わせるべくＮＡＮＤゲートＧｇの出力端子に接
続されたダミーゲートＧｍとから構成されている。

【００４０】この実施例のシンクロナス・ミラー・ディ
レイ回路２２は、制御信号ＭＣ−ＲＤＬＴがハイレベル
に変化すると、ダミー遅延回路２３で遅延された入力ク
ロック信号がフォワード・ディレイ・アレイＦＤＡに入
力されて各遅延段を順次伝搬する。一方、ミラー制御回
路ＭＣＣの各段のアービタ回路の一方の入力端子には、
入力バッファ２１からのクロック信号が共通に入力され
ており、フォワード・ディレイ・アレイＦＤＡの各遅延
段を伝搬するクロック信号と入力バッファ２１から供給
されるクロック信号の立ち上がりとを比較して一致した
段に、見かけ上のクロック通過パスを形成するように動
作する。

【００４１】これによって、クロック信号を１周期だけ
遅らせるのに必要な遅延時間（遅延段数）を決定する。
つまり、ダミー遅延回路２３の遅延時間とフォワード・
ディレイ・アレイＦＤＡでの遅延時間との和が、入力ク
ロックＣＬＫの１周期に等しくなるように、ミラー制御
回路ＭＣＣ内にパスが形成される。そして、このパスの
形成された段のミラー制御回路ＭＣＣから外部クロック
信号にほぼ等しい信号がバックワード・ディレイ・アレ
イＢＤＡの対応する遅延段に出力されて、これがバック
ワード・ディレイ・アレイＢＤＡを伝搬することでさら
に遅れ、合計で２サイクルの遅延時間を有する内部クロ
ック信号φｃがクロックドライバ２４から出力される。

【００４２】すなわち、図８において、フォワード・デ
ィレイ・アレイＦＤＡのｉ番目の遅延段に着目すると、
フォワード・ディレイ・アレイＦＤＡにはダミー遅延回
路２３を通過した約１周期遅れのクロック信号が入力さ
れているため、ｉ番目の遅延段にｎ番目のクロック信号
が入ってくるとき、対応するミラー制御回路ＭＣＣのｉ
段目のアービタ回路にはn+1番目のクロック信号が入っ
てくる。そして、このアービタ回路は、遅延段のｎ番目
のクロック信号の立ち上がりの方が速いときはそれをラ
ッチして出力Ｑｉはハイレベルを保持する。一方、ｉ段
目のアービタ回路は、遅延段のｎ番目のクロック信号の
立ち上がりよりも入力クロック信号の立ち上がりの方が
速いときはそれをラッチして出力Ｑｉはロウレベルを保
持する。

【００４３】図９に、i-1番目の遅延段にｎ番目のクロ
ック信号が来てノードＮi-1の電位が立ち上がるタイミ
ングと、i-1番目の遅延段にｎ番目のクロック信号が来
てノードＮi-1の電位が立ち上がるタイミングとの間
に、入力クロック信号が立ち上がる場合の波形が示され
ている。この場合、i-1段目までのアービタ回路の出力
Ｑ１〜Ｑi-1はすべてハイレベルである。一方、ｉ段目
以降のアービタ回路の出力Ｑi，Ｑi+1‥‥はn+1番目の
クロック信号の立ち上がりと同時にロウレベルとなる。
ミラー制御回路ＭＣＣの各段のアービタ回路は自己の保
持レベルと反転信号と前段のアービタ回路の出力信号と
比較して出力を決定するため、ｉ段目の出力のみが入力
クロック信号に同期して変化することとなり、他の段の
出力はハイレベルのままとされる。これによって、ミラ
ー制御回路ＭＣＣはｉ段目でクロック信号が通過するよ
うに動作し、このクロック信号がバックワード・ディレ
イ・アレイＢＤＡを伝搬することで、フォワード・ディ
レイ・アレイＦＤＡでの遅延時間と同一の遅延時間を経
てクロック信号が出力され、回路路全体で２サイクルの
遅延時間を有する内部クロック信号が出力されることと
なる。

【００４４】ここで、上記シンクロナス・ミラー・ディ
レイ回路２２によるクロック制御の原理を、図６を用い
て説明する。入力バッファ２１とダミー遅延回路２３、
クロックドライバ２４、フォワード・ディレイ・アレイ
ＦＤＡ、ミラー制御回路ＭＣＣ、バックワード・ディレ
イ・アレイＢＤＡのそれぞれの遅延時間を、同図に示す
ように、ｔａ，ｔｂ，ｔｃ，ｔｄ，ｔｅ，ｔｄ’（ｔ
ｄ，ｔｄ’のみ可変で他は固定）とすると、前述したよ
うに、ダミー遅延回路２３の遅延時間ｔｂは、入力バッ
ファ２１とミラー制御回路ＭＣＣとクロックドライバ２
４の各遅延時間の和（ｔａ＋ｔｅ＋ｔｃ）に相当する遅
延時間となるようにゲート段数が設定されている。すな
わち、ｔｂ＝ｔａ＋ｔｅ＋ｔｃである。またｔｄ＝ｔ
ｄ’である。

【００４５】従って、入力バッファ２１より入力され、
ダミー遅延回路２３およびフォワード・ディレイ・アレ
イＦＤＡを通過し、クロックドライバ２４より出力され
るクロックの遅延時間をＴａとおくと、 Ｔａ＝ｔａ＋ｔｂ＋ｔｄ＋ｔｅ＋ｔｄ’＋ｔｃ である。ここで、シンクロナス・ミラー・ディレイ回路
２２は、前述したように、ダミー遅延回路２３の遅延時
間ｔｂとフォワード・ディレイ・アレイＦＤＡの遅延時
間ｔｄとの和が入力クロックＣＬＫの１周期に相当する
ように動作するので、入力クロックの１周期をＴｃとす
ると、 Ｔａ＝ｔａ＋Ｔｃ＋ｔｅ＋ｔｄ’＋ｔｃ となる。ここで、ｔａ＋ｔｅ＋ｔｃ＝ｔｂ、ｔｄ＝ｔ
ｄ’であるので、上式は、 Ｔａ＝Ｔｃ＋（ｔｂ＋ｔｄ）＝２Ｔｃ となり、入力バッファ２１より入力され、ダミー遅延回
路２３およびフォワード・ディレイ・アレイＦＤＡを通
過し、クロックドライバ２４より出力されるクロックは
入力クロックＣＬＫの２周期だけ遅れることが分かる。

【００４６】一方、入力バッファ２１より入力され、ミ
ラー制御回路ＭＣＣを通過し、クロックドライバ２４よ
り出力されるクロックの遅延時間をＴｂとおくと、 Ｔｂ＝ｔａ＋ｔｅ＋ｔｄ’＋ｔｃ であり、ｔａ＋ｔｅ＋ｔｃ＝ｔｂ，ｔｄ＝ｔｄ’，ｔｂ
＋ｔｄ＝Ｔｃであるので、Ｔｂ＝Ｔｃとなり、入力バッ
ファ２１より入力され、ミラー制御回路ＭＣＣを通過
し、クロックドライバ２４より出力されるクロックは入
力クロックＣＬＫの１周期だけ遅れることが分かる。

【００４７】なお、上記実施例では、シンクロナス・ミ
ラー・ディレイ回路２２の前段にダミー遅延回路２３を
設けているが、このダミー遅延回路２３は必ずしも必要
なものではない。ただし、ダミー遅延回路２３がないと
その遅延時間分余計にシンクロナス・ミラー・ディレイ
回路２２の段数を増やさなくてはならないず回路規模が
増大するので、実用上はダミー遅延回路は不可欠であ
る。

【００４８】以上説明したように、上記実施例は、同期
型ＤＲＡＭにおいて、リードモード時に出力バッファへ
クロック信号を供給する回路として、シンクロナス・ミ
ラー・ディレイ回路を使用するとともに、データ出力時
以外は上記シンクロナス・ミラー・ディレイ回路へのク
ロック信号の供給を遮断することによってその動作を停
止させるようにしたので、シンクロナス・ミラー・ディ
レイ回路によってクロック供給再開時に正しいパルス幅
のクロック信号を形成して供給し、これによって回路の
誤動作を防止できるとともに、必要なとき以外はシンク
ロナス・ミラー・ディレイ回路そのものの動作を停止さ
せることができるため、無駄な消費電流を減らすことが
できるという効果がある。

【００４９】また、上記入力バッファは縦続形態の複数
の論理ゲート回路からなり、該入力バッファにクロック
遮断手段が設けられる場合に、上記クロック遮断手段は
上記制御信号の遅延時間に対応した位置に設けるように
するのが望ましい。これによって、制御信号の遅延が補
償され、クロック信号のパルスが欠けるのを防止するこ
とができるという効果がある。

【００５０】さらに、上記入力バッファまたは遅延回路
の他に上記ドライバ回路にも、上記制御信号によってク
ロック信号の入力もしくは伝達を遮断可能なクロック遮
断手段を設けるとよい。これによって、リードモードが
終了して制御信号がロウレベルにされた時に、クロック
信号の供給が直ちに遮断されるため、余分なクロック信
号によるデータ出力バッファの動作を容易に防止するこ
とができるという効果がある。

【００５１】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、クロック信号の入力バッファまたはダミー
遅延回路とシンクロナス・ミラー・ディレイ回路にクロ
ック信号の供給を遮断するＮＡＮＤゲートを設けた場合
について説明したが、これらの全ての回路または２つの
回路にそのようなＮＡＮＤゲートを設けてもよい。ま
た、クロック遮断用ゲートはＮＡＮＤゲートに限定され
ず、他の論理ゲート回路やＣＭＯＳトランファゲートの
ような伝送ゲートを用いてもよい。さらに、上記実施例
のシンクロナス・ミラー・ディレイ回路は、入力クロッ
ク信号に対して２周期遅れのクロック信号を生成して出
力するように構成されているが、それに限定されるもの
でなく、４周期以上の偶数倍遅れを有するクロック信号
を生成して出力するように構成することも可能である。

【００５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である同期型
ＤＲＡＭに適用した場合について説明したが、この発明
はそれに限定されるものでなく、同期型半導体記憶装置
さらには外部からのクロック信号で動作する回路を有す
る半導体集積回路一般に利用することができる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５４】すなわち、クロック供給再開時に正しいパ
ルス幅のクロック信号を形成して供給し、これによって
回路の誤動作を防止できるとともに、必要なとき以外は
回路の動作を停止させることができるため、無駄な消費
電流を減らすことができる。

【図面の簡単な説明】

【図１】本発明を適用した同期型ダイナミックＲＡＭの
一実施例を示すブロック図。

【図２】シンクロナス・ミラー・ディレイ回路を使用し
た上記クロック供給制御回路の構成例を示すブロック
図。

【図３】本発明に係るクロック供給制御回路の第１の実
施例を示す回路構成図。

【図４】本発明に係るクロック供給制御回路の第２の実
施例を示す回路構成図。

【図５】本発明に係るクロック供給制御回路の第３の実
施例を示す回路構成図。

【図６】本発明に係るクロック供給制御回路の動作を説
明するための説明図。

【図７】本発明に係るクロック供給制御回路の動作タイ
ミングを示すタイミング図。

【図８】シンクロナス・ミラー・ディレイ回路の実施例
を示す回路構成図。

【図９】シンクロナス・ミラー・ディレイ回路の動作タ
イミングを示すタイミング図。

【符号の説明】

１０Ａ，１０Ｂ メモリアレイ（バンク） １１Ａ，１１Ｂ アドレス入力バッファ回路 １２ リフレッシュカウンタ １３Ａ，１３Ｂ ロウデコーダ １４ カラムアドレスカウンタ １５Ａ，１５Ｂ カラムデコーダ １６Ａ，１６Ｂ センスアンプ＆Ｉ／Ｏバス １７ データ入力バッファ １８ データ出力バッファ １９ タイミング制御回路 ２０ クロック供給制御回路 ２１ クロック入力バッファ ２２ シンクロナス・ミラー・ディレイ回路 ２３ ダミー遅延回路 ２４ クロックドライバ ＦＤＡ フォワード・ディレイ・アレイ ＭＣＣ ミラー制御回路 ＢＤＡ バックワード・ディレイ・アレイ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 遠藤 均 東京都小平市上水本町五丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 藤澤 宏樹 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるクロック信号を取り
   込む入力バッファ回路と、該入力バッファによって取り
   込まれたクロック信号を遅延させる遅延回路と、該遅延
   回路で遅延されたクロック信号と上記入力バッファによ
   って取り込まれたクロック信号とを比較して所定時間遅
   延させたクロック信号を生成するシンクロナス・ミラー
   ・ディレイ回路と、該シンクロナス・ミラー・ディレイ
   回路で生成されたクロック信号を所望の回路に供給する
   ドライバ回路とを備えた半導体記憶装置において、 上記入力バッファまたは遅延回路のいずれかに所定の制
   御信号に基づいてクロック信号の入力もしくは伝達を遮
   断可能なクロック遮断手段を設けたことを特徴とする半
   導体記憶装置。
2. 【請求項２】 上記シンクロナス・ミラー・ディレイ回
   路の入力部に所定の制御信号に基づいてクロック信号の
   入力もしくは伝達を遮断可能なクロック遮断手段が設け
   られていることを特徴とする請求項１に記載の半導体記
   憶装置。
3. 【請求項３】 上記入力バッファは縦続形態の複数の論
   理ゲート回路からなり、該入力バッファにクロック遮断
   手段が設けられる場合に、上記クロック遮断手段は上記
   制御信号の遅延時間に対応した位置に設けられているこ
   とを特徴とする請求項１または２に記載の半導体記憶装
   置。
4. 【請求項４】 上記入力バッファまたは遅延回路と上記
   ドライバ回路とに、上記制御信号によってクロック信号
   の入力もしくは伝達を遮断可能なクロック遮断手段が設
   けられていることを特徴とする請求項１、２または３に
   記載の半導体記憶装置。
5. 【請求項５】 上記ドライバ回路から出力されるクロッ
   ク信号によって動作される回路はデータ出力バッファで
   あり、上記制御信号は上記クロック遮断手段をリードモ
   ード時以外のときに遮断状態にする信号であることを特
   徴とする請求項１、２、３または４に記載の半導体記憶
   装置。