JPH0410297A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、リフレッシュ機能を有する半導体記憶装置に
関し、特に擬似スタティックメモリ等に好適の半導体記
憶装置に関する。

［従来の技術］ リフレッシュ機能を有する半導体記憶装置としては、ダ
イナミックメモリが代表的であるが、データ保持時間が
このダイナミックメモリよりも大幅に長い擬似スタティ
ックメモリもリフレッシュが必要なメモリとして知られ
ている。

一般に、１Ｍビットのダイナミックメモリは８ｍｓに５
１２回のリフレッシュを行なう必要があることから、サ
イクルタイム２００ｎｓで消費電流８０ｍＡ程度とする
と、そのデータ保持電流は１０２４μＡとなる。

これに対し、擬似スタティックメモリでは、データ保持
電流を１００μＡ程度としてスタティックメモリに近付
けるという設計課題を達成するため、ダイナミックメモ
リの１０倍程度のホールド時間を必要とする。つまり、
擬似スタティックメモリでは、リフレッシュの頻度を減
らすことによりデータ保持電流を所望の値に低減する方
法が一般に採用されるため、長いデータホールド時間を
有するメモリセルが必要になっている。

第５図は、このような従来の擬似スタティックメモリの
概略構成を示すブロック図である。

メモリセルアレイは、トランジスタ型メモリセルマトリ
クスとセンスアンプとにより構成された４つのセルアレ
イ１０．１１，１２．１３に分割されている。上位２ビ
ツトのアドレス信号Ａ　Ｏ＋Ａ１は、ＡＮＤゲート２０
．２１，２２．２３によってデコードされ、ブロック選
択信号ＢＳＯ。

ＢＳＩ、ＢＳ２．ＢＳ３として各セルアレイ１０乃至１
３に対応するロウデコーダ３０，３１，３２．３３の一
つの入力となっている。これらのロウデコーダ３０乃至
３３の他の入力には、下位７ビツトのアドレス信号Ａ２
乃至Ａ８が入力されている。ロウデコーダ３０乃至３１
は、夫々アドレス信号Ａ２乃至Ａ８の全ての°ｊ　０１
”、“１″の組合せについて、第６図に示すようなＡＮ
Ｄゲート４０を設けることによって構成されている。

このメモリでは、ブロック選択信号ＢＳＯ乃至ＢＳ３に
よって選択されたセルアレイ１０乃至１３のうちの一つ
のみがアクティブにされ、アドレス信号Ａ２乃至Ａ８に
よって１本のワード線が選択されることにより、メモリ
アクセスが行なわれる。また、このとき、他の３つのセ
ルアレイを非動作状態とすることにより、消費電流の低
減を図ることができる。

一方、データ保持状態でのリフレッシュモードでは、図
示しないリフレッシュカウンタからリフレッシュアドレ
スが供給され、セルアレイ１０乃至１３に亘る５１２本
のワード線が順次選択されてリフレッシュされる。この
場合、リフレッシュ動作は約１６０μｓの周期で行なわ
れる。

〔発明が解決しようとする課題］ ところで、上述した擬似スタティックメモリでは、リフ
レッシュ周期が長いことから、特にホールド不良のセル
に対する対策を施す必要があり、これが製造歩留まり向
上させるうえで重要となる。

そこで、従来は不良のビット線及びワード線を正常なビ
ット線及びワード線に置換する冗長回路を使用して、ホ
ールド不良ビットの置換を行なうようにしていた。

しかしながら、このような方法では、半導体装置の微細
加工技術の進歩に伴うメモリの大容量化が進むにつれ、
ホールド不良ビットを置換するためのより多くの冗長回
路が必要となり、チップ面積の増大、コストの増大を招
くという問題点がある。また、ビット又はワード単位で
置換される複数のメモリセルのホールド特性が全て規格
を満たすという保証もないという問題点もある。

本発明はかかる問題点に鑑みてなされたものであって、
冗長回路を使用せずに特定のセルのホールド不良を確実
に防止することができ、もってチップ面積の縮小及びコ
スト低減を図ることができる半導体記憶装置を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明に係る半導体記憶装置は、相互に独立したリフレ
ッシュ動作が可能であると共に同一のリフレッシュカウ
ンタからの第１のりフレッシュアドレスに従ってリフレ
ッシュ動作を行なう複数のセルアレイと、これらのセル
アレイに夫々対応して設けられ特定のリフレッシュアド
レスを第２のリフレッシュアドレスとして保持するプロ
グラムデータ設定部と、リフレッシュサイクル時におい
て前記第１のリフレッシュアドレスによって指定された
メモリセルを含むセルアレイ以外のセルアレイについて
前記第２のリフレッシュアドレスを供給する手段とを有
し、前記第１及び第２のリフレッシュアドレスによって
複数のセルアレイが同時にリフレッシュされることを特
徴とする。

［作用］ 本発明によれば、ホールド特性が悪い特定のセルに対す
るリフレッシュアドレスを、予めプログラムデータ設定
部に保持しておくことにより、リフレッシュサイクル時
において、リフレッシュカウンタから供給される通常の
リフレッシュアドレス（第１のリフレッシュアドレス）
の他に、プログラムデータ設定部から与えられる第２の
リフレッシュアドレスを供給することができる。これに
より、アドレス信号によって選択された動作中のセルア
レイ以外のセルアレイについても、第２のリフレッシュ
アドレスによって同時にリフレッシュ動作を行なうこと
ができる。この結果、ホールド特性が悪い特定のセルに
対するリフレッシュが、他のセルに対するリフレッシュ
よりも頻繁に行なわれることになり、ホールド不良を防
止することができる。

この場合、正常なセルについては、十分に長いリフレッ
シュサイクルを設定することができるから、消費電力は
従来と略同様に十分抑制することができる。また、本発
明では、冗長回路を使用していないのでチップ面積の縮
小及びコスト低減を図ることができる。

［実施例コ 以下、添付の図面を参照しながら、本発明の実施例につ
いて説明する。

第１図は本発明の第１の実施例に係る擬似スタティック
メモリの要部構成を示すブロック図である。なお、第１
図において、第５図の従来回路と同一部分には同一符号
を付し、重複する部分の説明は省略する。

このメモリが従来のメモリと異なる点は、アドレス信号
ＡＯ，Ａ１をデコードしてブロック選択信号ＢＳＯ，Ｂ
ＳＩ、ＢＳ２．ＢＳ３を出力するＡＮＤゲート２０，２
１，２２．２３とロウデコーダ６０，６１，６２．６３
との間に、夫々ロウデコーダコントローラ５０，５１，
５２．５３が設けられている点にある。

ロウデコーダコントローラ５０乃至５３は、ＡＮＤゲー
）２０乃至２３からのブロック選択信号ＢＳＯ，ＢＳ１
．ＢＳ２．ＢＳ３と、アドレス信号Ａ２乃至Ａ８とを夫
々入力し、選択すべきワードラインを示すアドレス信号
ＡＡ２乃至ＡＡ８を出力する。

第２図は、ロウデコーダコントローラ５０のうち、アド
レス信号Ａ２が入力されるＡ２コントローラ５０ａの部
分を示すブロック図である。ロウデコーダコントローラ
５０には、このようなコントローラ５０ａが、他のアド
レス信号Ａ３乃至Ａ８、Ａ２乃至Ａ８の分も含め、全部
で１４個設けられている。

Ａ２：＋７トローラ５０ａは、２つのＡＮＤゲー１−７
１．７３と、その入力切換えのためのインバータ７２と
、ＡＮＤゲート７１．７３の出力を論理和するＯＲゲー
ト７４とからなるデコーダが設けられている。ＡＮＤゲ
ート７１には、アドレス信号Ａ２とブロック選択信号Ｂ
ＳＯとが入力されている。また、Ａ２コントローラ５０
ａには、プログラムデータ設定部７５が設けられている
。このプログラムデータ設定ｉ７５は、電源と接地との
間にスイッチ７６を接続してなり、その出力は、ブロッ
ク選択信号ＢＳＯの反転信号と共にＡＮＤゲート７３に
入力されている。そして、ＯＲゲート７４の出力が選択
すべきワード線を特定するアドレス信号ＡＡ２として出
力されている。

ロウデコーダ６０乃至６３は、第３図に示すように、ア
ドレス信号ＡＡ２乃至ＡＡ８が全て所定の値になったと
きにそれに対応したワードラインをアクティブにするＡ
ＮＤゲート８０によって構成されている。

次に、このように構成された本実施例に係る擬似スタテ
ィックメモリの動作について説明する。

なお、ここではセルアレイ１０内のアドレス信号Ａ２乃
至Ａ８が“１０１１０１１”であるメモリセルのホール
ド特性が悪くこのワード線に頻繁にリフレッシュを行な
う必要がある場合について説明する。

この場合、このメモリセルのホールド特性が悪いという
ことが、検査工程等において予め分かっているため、ロ
ウデコーダコントローラ５０内のＡ２．Ａ４．Ａ５．Ａ
７．Ａ８のコントローラ５０ａ及びＡ３．Ａ６のコント
ローラ５０ａの各プログラムデータ設定部７５を電源側
、つまり“１”に設定し、その他のコントローラ５０ｂ
を接地側、つまり“０”に設定しておく。

ここで、セルアレイ１０を選択するため、ブロック選択
信号ＢＳＯが“１”になると、ロウデコーダコントロー
ラ５０内のＡＮＤゲート７１はアドレス信号Ａ２乃至Ａ
８を通過させ、ＡＮＤゲート７３はプログラムデータ設
定部７５からの出力を遮断するので、アドレス信号ＡＡ
２乃至ＡＡ８は、アドレス信号Ａ２乃至Ａ８と全く等し
い信号となり、アドレス信号Ａ２乃至Ａ８によってロウ
デコーダ６０の出力が決定され、セルアレイ１０の特定
のワード線が１本選択されることになる。

一方、セルアレイ１１乃至１３の何れか一つが選択され
る場合には、ブロック選択信号ＢＳＯが“０”になるの
で、ロウデコーダコントローラ５０内のＡＮＤゲート７
１はアドレス信号Ａ２乃至Ａ８を遮断し、ＡＮＤゲート
７３はプログラムデータ設定部７５からの出力を通過さ
せるので、予め設定されたデータ“１０１１０１１”が
アドレス信号ＡＡ２乃至ＡＡ８としてロウデコーダ６０
に供給される。これにより、本来選択される別のセルア
レイ１１乃至１３内のワード線と同時に、セルアレイ１
０内の上記指定されたワード線も選択される。

従って、メモリセルのリフレッシュモード時には、プロ
グラムデータによって指定されたワード線については、
他のワード線のリフレッシュ周期の１／４の周期で頻繁
にリフレッシュされることになる。これにより、特に冗
長回路を余分に設けずにホールド特性が悪いメモリセル
に対する処置を行なうことができる。

第４図は本発明の第２の実施例に係る擬似スタティック
メモリにおけるＡ２コントローラの部分を示すブロック
図である。なお、この第４図において、第２図と同一部
分には、同一符号を付し、重複する部分の説明は省略す
る。

この実施例が先の実施例と異なる点は、プログラムデー
タ設定部８５の構成にある。

即ち、このプログラムデータ設定部８５には、電源・接
地間に接続された４つのスイ、ツチ８６ａ。

８６　ｂ、　　８６　ｃ、　　８６　ｄが設けられてい
る。これらのスイッチ８６ａ乃至８６ｄによって設定さ
れたプログラムデータＰＤＯ，ＰＤ１．ＰＤ２．ＰＤ３
は、夫々ＡＮＤゲート８７ａ、８７ｂ、８７ｃ、８７ｄ
の一つの入力端に夫々入力されている。

一方、このプログラム設定部８５には、リフレッシュ信
号ＲＥＦによって歩進動作を行なう２進カウンタ８８が
設けられており、その出力ＢＯ。

Ｂ１とインバータ８９ａ、８９ｂを介した反転出力ＢＯ
，Ｂ１とによって、ＡＮＤゲート８７ａ乃至８７ｄが１
つずつ選択されるようになっている。

そして、ＡＮＤゲート８７ａ乃至８７ｄの出力がＯＲゲ
ート９０に入力され、その出力がＡＮＤゲート７３に入
力されている。

この実施例によれば、リフレッシュモード時において、
１回のリフレッシュサイクルでリフレッシュ信号ＲＥＦ
が１パルス出力されるので、これにより２進カウンタ８
８が歩進動作を行い、ＡＮＤゲー）８７ａ乃至８７ｄを
１つずつ順番に選択していく。このため、スイッチ８６
ａ乃至８８ｄに夫々別々のデータを設定すれば、１回の
リフレッシュサイクルが終了する毎に異なるプログラム
データＰＤＯ乃至ＰＤ３が順次出力されることになるの
で、前述した実施例よりも４倍のワード線を頻繁にリフ
レッシュすることができる。この場合、プログラムデー
タにより特定された１つのワード線のリフレッシュ周期
は、前述した例よりも長くなる。

また、プログラムデータＰＤＯ乃至ＰＤ８の設定の仕方
によっては、リフレッシュ周期及びリフレッシュするワ
ード線の数を任意に変更することができる。

従って、特に擬似スタティックメモリ等、ホールド特性
が厳しく要求される場合においても、ホールド特性が悪
いメモリセルのリフレッシュ周期を任意に変化させるこ
とで、メモリセルのデータの消失防止と消費電流の低減
という２つの要求を同時に満足させることができる。

［発明の効果］ 以上説明したように、本発明によれば、ホールド特性が
悪い特定のセルに対するリフレッシュを、他のセルに対
するリフレッシュよりも頻繁に行なわせることにより、
ホールド不良を防止するようにしているので、冗長回路
を必要とせず、この結果、チップ面積の縮小及びコスト
低減を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る擬似スタティック
メモリの要部を示すブロック図、第２図は同メモリにお
けるＡ２コントローラのブロック図、第３図は同メモリ
におけるロウデコーダのブロック図、第４図は本発明の
第２の実施例に係る擬似スタティックメモリにおけるＡ
２コントローラのブロック図、第５図は従来の擬似スタ
ティックメモリのブロック図、第６図は同メモリにおけ
るロウデコーダのブロック図である。

Claims (2)

【特許請求の範囲】
1. （１）相互に独立したリフレッシュ動作が可能であると
   共に同一のリフレッシュカウンタからの第１のリフレッ
   シュアドレスに従ってリフレッシュ動作を行なう複数の
   セルアレイと、これらのセルアレイに夫々対応して設け
   られ特定のリフレッシュアドレスを第２のリフレッシュ
   アドレスとして保持するプログラムデータ設定部と、リ
   フレッシュサイクル時において前記第１のリフレッシュ
   アドレスによって指定されたメモリセルを含むセルアレ
   イ以外のセルアレイについて前記第２のリフレッシュア
   ドレスを供給する手段とを有し、前記第１及び第２のリ
   フレッシュアドレスによって複数のセルアレイが同時に
   リフレッシュされることを特徴とする半導体記憶装置。
2. （２）前記プログラムデータ設定部は、複数のリフレッ
   シュアドレスを保持する手段と、リフレッシュサイクル
   の度に歩進動作を行なうカウンタと、このカウンタの出
   力によって前記複数のリフレッシュアドレスの一つを選
   択して前記第２のリフレッシュアドレスとして出力する
   手段とを有するものであることを特徴とする請求項１に
   記載の半導体記憶装置。