JPH06259987A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06259987A JPH06259987A JP5048465A JP4846593A JPH06259987A JP H06259987 A JPH06259987 A JP H06259987A JP 5048465 A JP5048465 A JP 5048465A JP 4846593 A JP4846593 A JP 4846593A JP H06259987 A JPH06259987 A JP H06259987A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- redundant
- memory cell
- outside
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＶＲＡＭまたはＤＲＡＭの冗長回路が使用さ
れているか否かを新たな端子を設けることなく、容易か
つ正確に外部から確認できるようにする。 【構成】 引用信号発生回路１５からの引用信号ＱＳＦ
とヒューズ回路２０からの冗長信号＊ＲＤＤとを指令信
号発生回路３０からの指令信号＊ＣＭＤによって選択し
て１つのモニタ端子３２から出力するように構成し、そ
の指令信号＊ＣＭＤを外部から入力される制御信号＊Ｒ
ＡＳ，＊ＣＡＳおよびＡｉに基づいて生成するようにし
た。
れているか否かを新たな端子を設けることなく、容易か
つ正確に外部から確認できるようにする。 【構成】 引用信号発生回路１５からの引用信号ＱＳＦ
とヒューズ回路２０からの冗長信号＊ＲＤＤとを指令信
号発生回路３０からの指令信号＊ＣＭＤによって選択し
て１つのモニタ端子３２から出力するように構成し、そ
の指令信号＊ＣＭＤを外部から入力される制御信号＊Ｒ
ＡＳ，＊ＣＡＳおよびＡｉに基づいて生成するようにし
た。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、冗長回路が使用されているか否か
を確認できるＤＲＡＭ、ＶＲＡＭなどの半導体記憶装置
に関する。
し、より特定的には、冗長回路が使用されているか否か
を確認できるＤＲＡＭ、ＶＲＡＭなどの半導体記憶装置
に関する。
【０００２】
【従来の技術】図９は、従来のビデオランダムアクセス
メモリ（以下「ＶＲＡＭ」という）の全体構成を示すブ
ロック図である。図９を参照して、このＶＲＡＭは、メ
モリセルアレイ１、行デコーダ２、列デコーダ３、アド
レスバッファ４、アドレス端子５、ランダム入出力バッ
ファ６、およびランダム入出力端子７を含む。
メモリ（以下「ＶＲＡＭ」という）の全体構成を示すブ
ロック図である。図９を参照して、このＶＲＡＭは、メ
モリセルアレイ１、行デコーダ２、列デコーダ３、アド
レスバッファ４、アドレス端子５、ランダム入出力バッ
ファ６、およびランダム入出力端子７を含む。
【０００３】メモリセルアレイ１は、行および列からな
るマトリクス状に配列された複数のメモリセルを含む。
行デコーダ２は、アドレスバッファ４からのアドレス信
号に従ってメモリセルアレイ１の任意の１行を選択す
る。列デコーダ３は、アドレスバッファ４からのアドレ
ス信号に従ってメモリセルアレイ１の任意の１列を選択
する。アドレスバッファ４は、アドレス端子５からの外
部アドレス信号を内部アドレス信号に変換する。アドレ
ス端子５は、外部からアドレス信号を入力するためのも
のである。ランダム入出力バッファ６は、ランダム入出
力端子７からのデータ信号ＷＩＯｉを行デコーダ２およ
び列デコーダ３により選択されたメモリセルアレイ１の
１つのメモリセルへ与え、あるいは行デコーダ２および
列デコーダ３により選択されたメモリセルアレイ１の１
つのメモリセルからのデータ信号をランダム入出力端子
７へ与える。ランダム入出力端子７は、外部から入力さ
れたデータ信号ＷＩＯｉをランダム入出力バッファ６へ
与え、あるいはランダム入出力バッファ６からのデータ
信号を外部へ出力するためのものである。
るマトリクス状に配列された複数のメモリセルを含む。
行デコーダ２は、アドレスバッファ４からのアドレス信
号に従ってメモリセルアレイ１の任意の１行を選択す
る。列デコーダ３は、アドレスバッファ４からのアドレ
ス信号に従ってメモリセルアレイ１の任意の１列を選択
する。アドレスバッファ４は、アドレス端子５からの外
部アドレス信号を内部アドレス信号に変換する。アドレ
ス端子５は、外部からアドレス信号を入力するためのも
のである。ランダム入出力バッファ６は、ランダム入出
力端子７からのデータ信号ＷＩＯｉを行デコーダ２およ
び列デコーダ３により選択されたメモリセルアレイ１の
１つのメモリセルへ与え、あるいは行デコーダ２および
列デコーダ３により選択されたメモリセルアレイ１の１
つのメモリセルからのデータ信号をランダム入出力端子
７へ与える。ランダム入出力端子７は、外部から入力さ
れたデータ信号ＷＩＯｉをランダム入出力バッファ６へ
与え、あるいはランダム入出力バッファ６からのデータ
信号を外部へ出力するためのものである。
【０００４】このＶＲＡＭは、さらに、データ転送バス
８、シリアルレジスタ９、シリアルセレクタ１０、シリ
アルクロックバッファ１１、シリアルクロック端子１
２、シリアル入出力バッファ１３、シリアル入出力端子
１４、引用信号発生回路１５、および引用端子１６を含
む。
８、シリアルレジスタ９、シリアルセレクタ１０、シリ
アルクロックバッファ１１、シリアルクロック端子１
２、シリアル入出力バッファ１３、シリアル入出力端子
１４、引用信号発生回路１５、および引用端子１６を含
む。
【０００５】データ転送バス８は、メモリセルアレイ１
の任意の１行とシリアルレジスタ９との間で相互にデー
タを転送する。シリアルレジスタ９は、メモリセルアレ
イ１の１行を構成するメモリセルと同数のレジスタ素子
を含み、メモリセルアレイ１の任意の１行を構成するメ
モリセルから転送されたデータをそれらレジスタ素子に
格納し、それらデータを上位側半数のレジスタ素子に格
納されたデータと下位側半数のレジスタ素子に格納され
たデータとに分割し、それぞれのデータをシリアルに出
力する。
の任意の１行とシリアルレジスタ９との間で相互にデー
タを転送する。シリアルレジスタ９は、メモリセルアレ
イ１の１行を構成するメモリセルと同数のレジスタ素子
を含み、メモリセルアレイ１の任意の１行を構成するメ
モリセルから転送されたデータをそれらレジスタ素子に
格納し、それらデータを上位側半数のレジスタ素子に格
納されたデータと下位側半数のレジスタ素子に格納され
たデータとに分割し、それぞれのデータをシリアルに出
力する。
【０００６】このシリアルレジスタ９はさらに、シリア
ル入出力バッファ１３から入力されたデータをそれらレ
ジスタ素子に格納し、それらデータをメモリセルアレイ
１の任意の１行を構成するメモリセルへ転送する。シリ
アルセレクタ１０は、シリアルレジスタ９のレジスタ素
子をシリアルクロックバッファ１１からのシリアルクロ
ックＳＣに応答して１つずつ選択し、それらレジスタ素
子に格納されているデータを出力させる。
ル入出力バッファ１３から入力されたデータをそれらレ
ジスタ素子に格納し、それらデータをメモリセルアレイ
１の任意の１行を構成するメモリセルへ転送する。シリ
アルセレクタ１０は、シリアルレジスタ９のレジスタ素
子をシリアルクロックバッファ１１からのシリアルクロ
ックＳＣに応答して１つずつ選択し、それらレジスタ素
子に格納されているデータを出力させる。
【０００７】シリアルクロックバッファ１１は、シリア
ルクロック端子１２からのシリアルクロックＳＣをシリ
アルセレクタ１０へ与える。シリアル入出力バッファ１
３は、シリアルレジスタ９からのシリアルデータをシリ
アル入出力端子１４へ与え、あるいはシリアル入出力端
子１４からのシリアルデータＳＩＯｉをシリアルレジス
タ９へ与える。
ルクロック端子１２からのシリアルクロックＳＣをシリ
アルセレクタ１０へ与える。シリアル入出力バッファ１
３は、シリアルレジスタ９からのシリアルデータをシリ
アル入出力端子１４へ与え、あるいはシリアル入出力端
子１４からのシリアルデータＳＩＯｉをシリアルレジス
タ９へ与える。
【０００８】引用信号発生回路１５は、シリアルセレク
タ１０からのカウンタ信号ＣＴに基づいてシリアルレジ
スタ９における上位側および下位側のレジスタ素子のう
ちどちら側のレジスタ素子に格納されたデータが現在出
力されているのかを表わす引用信号ＱＳＦを発生し、そ
れを引用端子１６へ与える。引用端子１６は、引用信号
ＱＳＦを外部へ出力するためのものである。
タ１０からのカウンタ信号ＣＴに基づいてシリアルレジ
スタ９における上位側および下位側のレジスタ素子のう
ちどちら側のレジスタ素子に格納されたデータが現在出
力されているのかを表わす引用信号ＱＳＦを発生し、そ
れを引用端子１６へ与える。引用端子１６は、引用信号
ＱＳＦを外部へ出力するためのものである。
【０００９】このＶＲＡＭは、さらに、クロックジェネ
レータ１７、および特殊機能選択端子１８、アドレスス
トローブ制御端子１９などの外部制御端子を含む。
レータ１７、および特殊機能選択端子１８、アドレスス
トローブ制御端子１９などの外部制御端子を含む。
【００１０】クロックジェネレータ１７は、外部制御端
子からの外部制御信号ＤＳＦ、＊ＲＡＳ、＊ＣＡＳ、＊
ＤＴ／＊ＯＥ、および＊ＷＢ／＊ＷＥに基づいて内部制
御信号を発生する。特殊機能選択端子１８は、ブロック
ライト、ライトパービット、スプリットデータ転送など
の特殊機能を選択するため、特殊機能選択信号ＤＳＦを
外部から入力するためのものである。アドレスストロー
ブ制御端子１９は、行アドレスまたは列アドレスを行デ
コーダ２または列デコーダ３へストローブするタイミン
グを表わす外部制御信号＊ＲＡＳまたは＊ＣＡＳを外部
から入力するためのものである。ここで、信号の前に付
されている＊印は、その信号が負論理（“Ｌ”レベルの
ときに活性状態）であることを示す。
子からの外部制御信号ＤＳＦ、＊ＲＡＳ、＊ＣＡＳ、＊
ＤＴ／＊ＯＥ、および＊ＷＢ／＊ＷＥに基づいて内部制
御信号を発生する。特殊機能選択端子１８は、ブロック
ライト、ライトパービット、スプリットデータ転送など
の特殊機能を選択するため、特殊機能選択信号ＤＳＦを
外部から入力するためのものである。アドレスストロー
ブ制御端子１９は、行アドレスまたは列アドレスを行デ
コーダ２または列デコーダ３へストローブするタイミン
グを表わす外部制御信号＊ＲＡＳまたは＊ＣＡＳを外部
から入力するためのものである。ここで、信号の前に付
されている＊印は、その信号が負論理（“Ｌ”レベルの
ときに活性状態）であることを示す。
【００１１】このＶＲＡＭは、さらに、ヒューズ回路２
０、および冗長回路２１を含む。ヒューズ回路２０は、
図１０を参照して、冗長回路２１を活性化するための冗
長信号＊ＲＤＤを発生する。このヒューズ回路２０は、
ヒューズＦを含み、冗長回路２１が使用されるときは、
レーザでヒューズＦが切断されることによって冗長信号
＊ＲＤＤとして“Ｌ”を発生する。冗長回路２１は、予
備のメモリセル１ａを含み、正規のメモリセルのうちに
不良のメモリセルが存在するとき、その不良のメモリセ
ルのアドレスが予めプログラムされることによって、そ
の不良のメモリセルに代わって予備のメモリセル１ａを
機能させる。一般に、ヒューズ回路２０および冗長回路
２１は複数設けられていて、ある程度の数の不良は吸収
されるようになっている。
０、および冗長回路２１を含む。ヒューズ回路２０は、
図１０を参照して、冗長回路２１を活性化するための冗
長信号＊ＲＤＤを発生する。このヒューズ回路２０は、
ヒューズＦを含み、冗長回路２１が使用されるときは、
レーザでヒューズＦが切断されることによって冗長信号
＊ＲＤＤとして“Ｌ”を発生する。冗長回路２１は、予
備のメモリセル１ａを含み、正規のメモリセルのうちに
不良のメモリセルが存在するとき、その不良のメモリセ
ルのアドレスが予めプログラムされることによって、そ
の不良のメモリセルに代わって予備のメモリセル１ａを
機能させる。一般に、ヒューズ回路２０および冗長回路
２１は複数設けられていて、ある程度の数の不良は吸収
されるようになっている。
【００１２】図１１は、ヒューズ回路２０、および冗長
回路２１の一部を示す回路図である。図１１を参照し
て、冗長回路２１を使用する場合、ヒューズ回路２０の
ヒューズＦが切断され、冗長信号＊ＲＤＤとして“Ｌ”
が出力される。この冗長信号＊ＲＤＤにより、冗長回路
２１の一部であるプログラム回路２１ａが活性化され
る。プログラム回路２１ａには予め不良のメモリセルの
アドレスがプログラムされていて、その不良のメモリセ
ルを活性化するような特定の列アドレスのデコード信号
ＣＱｉが入力されると、その不良のメモリセルに代えて
予備のメモリセルを選択することを表わす選択信号ＳＬ
が出力される。
回路２１の一部を示す回路図である。図１１を参照し
て、冗長回路２１を使用する場合、ヒューズ回路２０の
ヒューズＦが切断され、冗長信号＊ＲＤＤとして“Ｌ”
が出力される。この冗長信号＊ＲＤＤにより、冗長回路
２１の一部であるプログラム回路２１ａが活性化され
る。プログラム回路２１ａには予め不良のメモリセルの
アドレスがプログラムされていて、その不良のメモリセ
ルを活性化するような特定の列アドレスのデコード信号
ＣＱｉが入力されると、その不良のメモリセルに代えて
予備のメモリセルを選択することを表わす選択信号ＳＬ
が出力される。
【００１３】このように冗長回路２１には、数行および
／または数列を構成する予備のメモリセル１ａが用意さ
れていて、メモリセルアレイ１のうちに不良のメモリセ
ルが存在する場合に、その不良のメモリセルを選択する
アドレス信号が入力されると、その不良のメモリセルの
代わりに予備のメモリセルが選択されるようになってい
る。したがって、メモリセルアレイ１の一部に欠陥が含
まれる場合でもそのメモリセルアレイ１を良品として使
用できる。
／または数列を構成する予備のメモリセル１ａが用意さ
れていて、メモリセルアレイ１のうちに不良のメモリセ
ルが存在する場合に、その不良のメモリセルを選択する
アドレス信号が入力されると、その不良のメモリセルの
代わりに予備のメモリセルが選択されるようになってい
る。したがって、メモリセルアレイ１の一部に欠陥が含
まれる場合でもそのメモリセルアレイ１を良品として使
用できる。
【００１４】
【発明が解決しようとする課題】ところで、ＶＲＡＭに
何らかの一般的な故障が生じたとき、その原因が冗長回
路が使用されていることによるものかどうかを確認した
い場合がある。ヒューズ回路２０のヒューズＦが切断さ
れているか否かを外部から確認する方法として、顕微鏡
を用いる方法があるが、モールド品の場合には、顕微鏡
によって確認することは不可能であった。
何らかの一般的な故障が生じたとき、その原因が冗長回
路が使用されていることによるものかどうかを確認した
い場合がある。ヒューズ回路２０のヒューズＦが切断さ
れているか否かを外部から確認する方法として、顕微鏡
を用いる方法があるが、モールド品の場合には、顕微鏡
によって確認することは不可能であった。
【００１５】一方、顕微鏡を用いることなく、ヒューズ
回路２０のヒューズＦが切断されているか否かを確認で
きる方法が米国特許４，４８０，１９９号に開示されて
いる。この方法は、要約すれば、ヒューズが切断されて
いるときは、装置全体に流れる電流が減少することに着
目し、その電流を検出することによって冗長回路が使用
されているか否かを判別するものである。
回路２０のヒューズＦが切断されているか否かを確認で
きる方法が米国特許４，４８０，１９９号に開示されて
いる。この方法は、要約すれば、ヒューズが切断されて
いるときは、装置全体に流れる電流が減少することに着
目し、その電流を検出することによって冗長回路が使用
されているか否かを判別するものである。
【００１６】しかし、このような方法では、ヒューズが
切断されているか否かを確認するテストのため、装置全
体の電流が増加するという欠点がある。また、ヒューズ
回路の数が多いほど、装置全体の電流が増加するという
欠点もある。さらに、ヒューズに流れる電流の値にはば
らつきがあるため、ヒューズが切断されているか否かを
正確に判別することは困難である。
切断されているか否かを確認するテストのため、装置全
体の電流が増加するという欠点がある。また、ヒューズ
回路の数が多いほど、装置全体の電流が増加するという
欠点もある。さらに、ヒューズに流れる電流の値にはば
らつきがあるため、ヒューズが切断されているか否かを
正確に判別することは困難である。
【００１７】このような問題を解決するものとして、ヒ
ューズが切断されているか否かのデータを、メモリセル
アレイからのデータを出力するための出力バッファを介
して読出すように構成された半導体記憶装置が特開昭６
３−２１７６００号に開示されている。
ューズが切断されているか否かのデータを、メモリセル
アレイからのデータを出力するための出力バッファを介
して読出すように構成された半導体記憶装置が特開昭６
３−２１７６００号に開示されている。
【００１８】図１２は、この半導体記憶装置を示す回路
図である。図１２を参照して、この半導体記憶装置は、
メモリセルアレイ１、出力バッファ回路２２、ヒューズ
回路２３、電源イニシャライズ回路２４、およびトラン
スファゲート２５，２６を含む。
図である。図１２を参照して、この半導体記憶装置は、
メモリセルアレイ１、出力バッファ回路２２、ヒューズ
回路２３、電源イニシャライズ回路２４、およびトラン
スファゲート２５，２６を含む。
【００１９】出力バッファ回路２２は、通常はメモリセ
ルアレイ１からのデータを外部へ出力する。ヒューズ回
路２３は、上記ヒューズ回路２０に相当し、その出力ノ
ードＮ２は、ヒューズＦが切断されていないとき“Ｌ”
となり、ヒューズＦが切断されているとき“Ｈ”とな
る。電源イニシャライズ回路２４は、電源が投入された
ことを検知してパルス信号φを発生する。トランスファ
ゲート２５および２６は、電源イニシャライズ回路２４
からのパルス信号φに応答して交互に導通状態または非
導通状態となる。
ルアレイ１からのデータを外部へ出力する。ヒューズ回
路２３は、上記ヒューズ回路２０に相当し、その出力ノ
ードＮ２は、ヒューズＦが切断されていないとき“Ｌ”
となり、ヒューズＦが切断されているとき“Ｈ”とな
る。電源イニシャライズ回路２４は、電源が投入された
ことを検知してパルス信号φを発生する。トランスファ
ゲート２５および２６は、電源イニシャライズ回路２４
からのパルス信号φに応答して交互に導通状態または非
導通状態となる。
【００２０】この半導体記憶装置によれば、装置全体に
流れる電流を増加させることなく、ヒューズＦが切断さ
れているか否かを確認できるが、電源が投入された直後
においては、各ノードおよびトランジスタは不安定であ
るため、ヒューズＦが切断されているか否かを正確に確
認するには不十分である。また、電源が投入されること
によって発生されたパルス信号φが利用されているた
め、再度それを確認するためには一旦電源を切る必要が
あり、実用性に欠ける。
流れる電流を増加させることなく、ヒューズＦが切断さ
れているか否かを確認できるが、電源が投入された直後
においては、各ノードおよびトランジスタは不安定であ
るため、ヒューズＦが切断されているか否かを正確に確
認するには不十分である。また、電源が投入されること
によって発生されたパルス信号φが利用されているた
め、再度それを確認するためには一旦電源を切る必要が
あり、実用性に欠ける。
【００２１】この発明の目的は、冗長回路が使用されて
いるか否かを外部から容易に確認できる半導体記憶装置
を提供することである。
いるか否かを外部から容易に確認できる半導体記憶装置
を提供することである。
【００２２】この発明の他の目的は、冗長回路が使用さ
れているか否かを顕微鏡を用いることなく、確認できる
半導体記憶装置を提供することである。
れているか否かを顕微鏡を用いることなく、確認できる
半導体記憶装置を提供することである。
【００２３】この発明のさらに他の目的は、モールドタ
イプの半導体記憶装置であっても冗長回路が使用されて
いるか否かを確認できるようにすることである。
イプの半導体記憶装置であっても冗長回路が使用されて
いるか否かを確認できるようにすることである。
【００２４】この発明のさらに他の目的は、消費電流を
増加させることなく、冗長回路が使用されているか否か
を確認できる半導体記憶装置を提供することである。
増加させることなく、冗長回路が使用されているか否か
を確認できる半導体記憶装置を提供することである。
【００２５】この発明のさらに他の目的は、冗長回路が
使用されているか否かを正確に確認できる半導体記憶装
置を提供することである。
使用されているか否かを正確に確認できる半導体記憶装
置を提供することである。
【００２６】この発明のさらに他の目的は、任意のタイ
ミングで冗長回路が使用されているか否かを確認できる
半導体記憶装置を提供することである。
ミングで冗長回路が使用されているか否かを確認できる
半導体記憶装置を提供することである。
【００２７】この発明のさらに他の目的は、新たに端子
を設けることなく、既存の端子から冗長回路が使用され
ているか否かを確認できる半導体記憶装置を提供するこ
とである。
を設けることなく、既存の端子から冗長回路が使用され
ているか否かを確認できる半導体記憶装置を提供するこ
とである。
【００２８】
【課題を解決するための手段】この発明は、要約すれ
ば、ランダムアクセスによってデータの読出および書込
を行なうとともに、冗長回路が使用されているか否かを
確認できる半導体記憶装置であって、メモリセルアレイ
と、冗長手段と、ヒューズ手段と、検出手段とを含む。
メモリセルアレイは、行および列からなるマトリクス状
に配列された複数のメモリセルを含む。冗長手段は、予
備のメモリセルを含み、複数のメモリセルのうちに不良
のメモリセルが存在するとき、その不良のメモリセルの
アドレスをプログラムすることによってその不良のメモ
リセルに代わって予備のメモリセルを機能させる。ヒュ
ーズ手段は、冗長手段が使用されているか否かを表わす
冗長信号を発生する。検出手段は、外部からの入力信号
に基づいて、冗長信号を検出して外部へ出力する。
ば、ランダムアクセスによってデータの読出および書込
を行なうとともに、冗長回路が使用されているか否かを
確認できる半導体記憶装置であって、メモリセルアレイ
と、冗長手段と、ヒューズ手段と、検出手段とを含む。
メモリセルアレイは、行および列からなるマトリクス状
に配列された複数のメモリセルを含む。冗長手段は、予
備のメモリセルを含み、複数のメモリセルのうちに不良
のメモリセルが存在するとき、その不良のメモリセルの
アドレスをプログラムすることによってその不良のメモ
リセルに代わって予備のメモリセルを機能させる。ヒュ
ーズ手段は、冗長手段が使用されているか否かを表わす
冗長信号を発生する。検出手段は、外部からの入力信号
に基づいて、冗長信号を検出して外部へ出力する。
【００２９】また、上記半導体記憶装置はさらに、アド
レス信号を外部から入力するためのアドレス端子を含
み、上記検出手段は、メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
ともアドレス端子からの入力信号に基づいて、冗長信号
を検出して外部へ出力する。
レス信号を外部から入力するためのアドレス端子を含
み、上記検出手段は、メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
ともアドレス端子からの入力信号に基づいて、冗長信号
を検出して外部へ出力する。
【００３０】また、上記半導体記憶装置はさらに、特殊
機能選択信号を外部から入力するための特殊機能選択端
子を含み、上記検出手段は、メモリセルに格納されたデ
ータを保持するためのリフレッシュが実行される間に、
少なくとも特殊機能選択端子からの入力信号に基づい
て、冗長信号を検出して外部へ出力する。
機能選択信号を外部から入力するための特殊機能選択端
子を含み、上記検出手段は、メモリセルに格納されたデ
ータを保持するためのリフレッシュが実行される間に、
少なくとも特殊機能選択端子からの入力信号に基づい
て、冗長信号を検出して外部へ出力する。
【００３１】一方、上記半導体記憶装置において、上記
検出手段は、外部からの入力信号に基づいて指令信号を
発生する指令信号発生手段と、指令信号に応答して、冗
長信号を検出して外部へ出力するスイッチング手段とを
含む。
検出手段は、外部からの入力信号に基づいて指令信号を
発生する指令信号発生手段と、指令信号に応答して、冗
長信号を検出して外部へ出力するスイッチング手段とを
含む。
【００３２】この発明の他の局面に従うと、この発明
は、ランダムアクセスによってデータの読出および書込
を行ない、かつ、シリアルアクセスによって少なくとも
データの読出を行なうとともに、冗長回路が使用されて
いるか否かを確認できる半導体記憶装置であって、メモ
リセルアレイと、シリアルレジスタ手段と、引用信号発
生手段と、冗長手段と、ヒューズ手段と、選択手段と、
モニタ端子とを含む。シリアルレジスタ手段は、メモリ
セルアレイの１行を構成するメモリセルと同数のレジス
タ素子を含み、少なくともメモリセルアレイの任意の１
行を構成するメモリセルから転送されたデータをそれら
レジスタ素子に格納し、それらデータを上位側半数のレ
ジスタ素子に格納されたデータと下位側半数のレジスタ
素子に格納されたデータとに分割してシリアルに外部へ
出力する。引用信号発生手段は、上位側および下位側の
レジスタ素子のうちどちら側のレジスタ素子に格納され
たデータが出力されているのかを表わす引用信号を発生
する。選択手段は、外部からの入力信号に基づいて、引
用信号および冗長信号のどちらかを選択する。モニタ端
子は、選択手段により選択された信号を外部へ出力する
ためのものである。
は、ランダムアクセスによってデータの読出および書込
を行ない、かつ、シリアルアクセスによって少なくとも
データの読出を行なうとともに、冗長回路が使用されて
いるか否かを確認できる半導体記憶装置であって、メモ
リセルアレイと、シリアルレジスタ手段と、引用信号発
生手段と、冗長手段と、ヒューズ手段と、選択手段と、
モニタ端子とを含む。シリアルレジスタ手段は、メモリ
セルアレイの１行を構成するメモリセルと同数のレジス
タ素子を含み、少なくともメモリセルアレイの任意の１
行を構成するメモリセルから転送されたデータをそれら
レジスタ素子に格納し、それらデータを上位側半数のレ
ジスタ素子に格納されたデータと下位側半数のレジスタ
素子に格納されたデータとに分割してシリアルに外部へ
出力する。引用信号発生手段は、上位側および下位側の
レジスタ素子のうちどちら側のレジスタ素子に格納され
たデータが出力されているのかを表わす引用信号を発生
する。選択手段は、外部からの入力信号に基づいて、引
用信号および冗長信号のどちらかを選択する。モニタ端
子は、選択手段により選択された信号を外部へ出力する
ためのものである。
【００３３】また、上記半導体記憶装置はさらに、アド
レス端子を含み、上記選択手段は、リフレッシュが実行
される間に、少なくともアドレス端子からの入力信号に
基づいて、選択信号および冗長信号のどちらかを選択す
る。
レス端子を含み、上記選択手段は、リフレッシュが実行
される間に、少なくともアドレス端子からの入力信号に
基づいて、選択信号および冗長信号のどちらかを選択す
る。
【００３４】また、上記半導体記憶装置はさらに、特殊
機能選択端子を含み、上記選択手段は、リフレッシュが
実行される間に、少なくとも特殊機能選択端子からの入
力信号に基づいて、選択信号および冗長信号のどちらか
を選択する。
機能選択端子を含み、上記選択手段は、リフレッシュが
実行される間に、少なくとも特殊機能選択端子からの入
力信号に基づいて、選択信号および冗長信号のどちらか
を選択する。
【００３５】一方、上記半導体記憶装置において、上記
選択手段は、外部からの入力信号に基づいて指令信号を
発生する指令信号発生手段と、指令信号に応答して、引
用信号および冗長信号のどちらかを選択する切換手段と
を含む。
選択手段は、外部からの入力信号に基づいて指令信号を
発生する指令信号発生手段と、指令信号に応答して、引
用信号および冗長信号のどちらかを選択する切換手段と
を含む。
【００３６】
【作用】この発明に従った半導体記憶装置によれば、冗
長手段が使用されているか否かを表わす冗長信号がヒュ
ーズ手段により発生され、検出手段により外部からの入
力信号に基づいてその冗長信号が検出されて外部へ出力
される。したがって、冗長手段が使用されているか否か
を顕微鏡を用いることなく、しかも消費電流を増加させ
ることなく、外部から正確に確認することができる。ま
た、外部からの入力信号に基づいて冗長信号が検出され
るので、任意のタイミングで冗長手段が使用されている
か否かを確認することができる。
長手段が使用されているか否かを表わす冗長信号がヒュ
ーズ手段により発生され、検出手段により外部からの入
力信号に基づいてその冗長信号が検出されて外部へ出力
される。したがって、冗長手段が使用されているか否か
を顕微鏡を用いることなく、しかも消費電流を増加させ
ることなく、外部から正確に確認することができる。ま
た、外部からの入力信号に基づいて冗長信号が検出され
るので、任意のタイミングで冗長手段が使用されている
か否かを確認することができる。
【００３７】また、この発明の他の半導体記憶装置によ
れば、引用信号発生手段により引用信号が発生される一
方、ヒューズ手段により冗長信号が発生される。そし
て、選択手段により外部からの入力信号に基づいてそれ
ら引用信号および冗長信号のどちらかが選択され、その
選択された信号がモニタ端子から外部へ出力される。し
たがって、冗長回路が使用されているか否かを顕微鏡を
用いることなく、しかも消費電流を増加させることな
く、正確に外部から確認することができる。また、外部
からの入力信号に基づいて、引用信号および冗長信号の
どちらかが選択されるので、任意のタイミングで冗長手
段が使用されているか否かを確認することができる。さ
らに、冗長信号を外部へ出力するための端子と、引用信
号を外部へ出力するための端子とが兼用されているの
で、冗長信号を出力するための端子を新たに設ける必要
がなく、非常に実用的である。
れば、引用信号発生手段により引用信号が発生される一
方、ヒューズ手段により冗長信号が発生される。そし
て、選択手段により外部からの入力信号に基づいてそれ
ら引用信号および冗長信号のどちらかが選択され、その
選択された信号がモニタ端子から外部へ出力される。し
たがって、冗長回路が使用されているか否かを顕微鏡を
用いることなく、しかも消費電流を増加させることな
く、正確に外部から確認することができる。また、外部
からの入力信号に基づいて、引用信号および冗長信号の
どちらかが選択されるので、任意のタイミングで冗長手
段が使用されているか否かを確認することができる。さ
らに、冗長信号を外部へ出力するための端子と、引用信
号を外部へ出力するための端子とが兼用されているの
で、冗長信号を出力するための端子を新たに設ける必要
がなく、非常に実用的である。
【００３８】
【実施例】次に、この発明に従った半導体記憶装置の実
施例について図面を参照しながら詳しく説明する。 ［第１実施例］図２は、この発明の第１実施例であるＶ
ＲＡＭの全体構成を示すブロック図で、図１は図２に示
したＶＲＡＭの主要部を示すブロック図である。
施例について図面を参照しながら詳しく説明する。 ［第１実施例］図２は、この発明の第１実施例であるＶ
ＲＡＭの全体構成を示すブロック図で、図１は図２に示
したＶＲＡＭの主要部を示すブロック図である。
【００３９】図２を参照して、このＶＲＡＭは、メモリ
セルアレイ１と、行デコーダ２と、列デコーダ３と、ア
ドレスバッファ４と、アドレス端子５と、ランダム入出
力バッファ６と、ランダム入出力端子７とを含む。
セルアレイ１と、行デコーダ２と、列デコーダ３と、ア
ドレスバッファ４と、アドレス端子５と、ランダム入出
力バッファ６と、ランダム入出力端子７とを含む。
【００４０】このＶＲＡＭはさらに、データ転送バス８
と、シリアルレジスタ９と、シリアルセレクタ１０と、
シリアルクロックバッファ１１と、シリコンクロック端
子１２と、シリコン入出力バッファ１３と、シリアル入
出力端子１４と、引用信号発生回路１５とを含む。
と、シリアルレジスタ９と、シリアルセレクタ１０と、
シリアルクロックバッファ１１と、シリコンクロック端
子１２と、シリコン入出力バッファ１３と、シリアル入
出力端子１４と、引用信号発生回路１５とを含む。
【００４１】このＶＲＡＭはさらに、クロックジェネレ
ータ１７と、特殊機能選択端子１８、アドレスストロー
ブ制御端子１９などの外部制御端子とを含む。
ータ１７と、特殊機能選択端子１８、アドレスストロー
ブ制御端子１９などの外部制御端子とを含む。
【００４２】すなわち、このＶＲＡＭは、ランダムアク
セスによってデータの読出および書込を行ない、かつ、
シリアルアクセスによってデータの読出および書込を行
なう半導体記憶装置である。ここで、従来のＶＲＡＭを
示した図９と同一符号で示す部分は、従来のものと同一
または相当するものであることを示す。このことは、そ
の他の図面においても同様である。
セスによってデータの読出および書込を行ない、かつ、
シリアルアクセスによってデータの読出および書込を行
なう半導体記憶装置である。ここで、従来のＶＲＡＭを
示した図９と同一符号で示す部分は、従来のものと同一
または相当するものであることを示す。このことは、そ
の他の図面においても同様である。
【００４３】このＶＲＡＭはさらに、ヒューズ回路２０
と、冗長回路２１とを含む。このＶＲＡＭはさらに、従
来と異なり、指令信号発生回路３０と、切換器３１と、
モニタ端子３２とを含む。
と、冗長回路２１とを含む。このＶＲＡＭはさらに、従
来と異なり、指令信号発生回路３０と、切換器３１と、
モニタ端子３２とを含む。
【００４４】指令信号発生回路３０は、アドレスバッフ
ァ４からのアドレス信号Ａｉおよびクロックジェネレー
タ１７からの内部制御信号を受け、それら信号に基づい
て指令信号＊ＣＭＤを発生する。切換器３１は、指令信
号発生回路３０からの指令信号＊ＣＭＤに応答して、引
用信号発生回路１５からの引用信号ＱＳＦと、ヒューズ
回路２０からの冗長信号＊ＲＤＤとを選択し、いずれか
の信号ＱＳＦまたは＊ＲＤＤをモニタ端子３２へ与え
る。モニタ端子３２は、切換器３１により選択されたい
ずれかの信号ＱＳＦまたは＊ＲＤＤを外部へ出力するた
めのもので、従来の引用端子１６に冗長信号＊ＲＤＤを
外部へ出力するという役割を付加したものである。
ァ４からのアドレス信号Ａｉおよびクロックジェネレー
タ１７からの内部制御信号を受け、それら信号に基づい
て指令信号＊ＣＭＤを発生する。切換器３１は、指令信
号発生回路３０からの指令信号＊ＣＭＤに応答して、引
用信号発生回路１５からの引用信号ＱＳＦと、ヒューズ
回路２０からの冗長信号＊ＲＤＤとを選択し、いずれか
の信号ＱＳＦまたは＊ＲＤＤをモニタ端子３２へ与え
る。モニタ端子３２は、切換器３１により選択されたい
ずれかの信号ＱＳＦまたは＊ＲＤＤを外部へ出力するた
めのもので、従来の引用端子１６に冗長信号＊ＲＤＤを
外部へ出力するという役割を付加したものである。
【００４５】このヒューズ回路２０は、図１を参照し
て、ヒューズＦと、抵抗器Ｒ１と、２つのＮＡＮＤゲー
トＮ１およびＮ２とを含む。
て、ヒューズＦと、抵抗器Ｒ１と、２つのＮＡＮＤゲー
トＮ１およびＮ２とを含む。
【００４６】このヒューズ回路２０は、冗長回路２１が
使用されているか否かを表わす冗長信号＊ＲＤＤを発生
するもので、設けられた冗長回路２１と同じ個数だけ設
けられている。また、切換器３１は、２つのトランスフ
ァゲートＴ１およびＴ２と、２つのインバータＩ１およ
びＩ２とを含む。これらトランスファゲートＴ１および
Ｔ２は、指令信号発生回路３０からの指令信号＊ＣＭＤ
に応答して交互にターンオンされることによって冗長信
号＊ＲＤＤまたは引用信号ＱＳＦをモニタ端子３２へ与
える。
使用されているか否かを表わす冗長信号＊ＲＤＤを発生
するもので、設けられた冗長回路２１と同じ個数だけ設
けられている。また、切換器３１は、２つのトランスフ
ァゲートＴ１およびＴ２と、２つのインバータＩ１およ
びＩ２とを含む。これらトランスファゲートＴ１および
Ｔ２は、指令信号発生回路３０からの指令信号＊ＣＭＤ
に応答して交互にターンオンされることによって冗長信
号＊ＲＤＤまたは引用信号ＱＳＦをモニタ端子３２へ与
える。
【００４７】図３は、図１および図２に示した指令信号
発生回路３０の一例をその周辺回路とともに示す回路図
である。図３を参照して、指令信号発生回路３０は、ト
ランスファゲートＴ３と抵抗器Ｒ２とを含む。図３に示
した指令信号発生回路３０以外の周辺回路は、従来のＶ
ＲＡＭにも存在する。図３において、ＡＮＤゲートＮ３
は、内部制御信号＊ＲＡＳに従って外部アドレス信号Ａ
ｉをアドレスデコーダへ与える。トランスミッションゲ
ートＴ４は、＊ＣＡＳビフォア＊ＲＡＳリフレッシュサ
イクル（以下「ＣＢＲリフレッシュサイクル」という）
において、外部アドレスＡｉが内部アドレスとしてデコ
ーダへ転送されないようにする。トランスミッションゲ
ートＴ５は、ＣＢＲリフレッシュサイクルにおいて、リ
フレッシュカウンタ３３からの内部アドレス信号がデコ
ーダへ転送されるようにする。
発生回路３０の一例をその周辺回路とともに示す回路図
である。図３を参照して、指令信号発生回路３０は、ト
ランスファゲートＴ３と抵抗器Ｒ２とを含む。図３に示
した指令信号発生回路３０以外の周辺回路は、従来のＶ
ＲＡＭにも存在する。図３において、ＡＮＤゲートＮ３
は、内部制御信号＊ＲＡＳに従って外部アドレス信号Ａ
ｉをアドレスデコーダへ与える。トランスミッションゲ
ートＴ４は、＊ＣＡＳビフォア＊ＲＡＳリフレッシュサ
イクル（以下「ＣＢＲリフレッシュサイクル」という）
において、外部アドレスＡｉが内部アドレスとしてデコ
ーダへ転送されないようにする。トランスミッションゲ
ートＴ５は、ＣＢＲリフレッシュサイクルにおいて、リ
フレッシュカウンタ３３からの内部アドレス信号がデコ
ーダへ転送されるようにする。
【００４８】指令信号発生回路３０のトランスミッショ
ンゲートＴ３は、ＣＢＲリフレッシュサイクルにおい
て、外部から入力されたアドレス信号Ａｉを指令信号＊
ＣＭＤとして切換器３１へ与える。抵抗器Ｒ２は、トラ
ンスミッションゲートＴ３が非導通状態のときにおける
出力ノードを電源電圧に引上げるプルアップ抵抗であ
る。
ンゲートＴ３は、ＣＢＲリフレッシュサイクルにおい
て、外部から入力されたアドレス信号Ａｉを指令信号＊
ＣＭＤとして切換器３１へ与える。抵抗器Ｒ２は、トラ
ンスミッションゲートＴ３が非導通状態のときにおける
出力ノードを電源電圧に引上げるプルアップ抵抗であ
る。
【００４９】次に、このＶＲＡＭの動作について説明す
る。まず冗長回路２１が使用されている場合は、ヒュー
ズ回路２０のヒューズＦがレーザにより切断されてい
る。このヒューズ回路２０において、制御信号＊ＰＯＲ
は電源が投入されてから一定時間経過後に“Ｌ”となる
信号である。したがって、電源が投入されてから一定時
間が経過すると、冗長信号＊ＲＤＤとして“Ｌ”が出力
される。これにより、図１１に示したプログラム回路２
１ａが活性化され、冗長回路２１が使用される。
る。まず冗長回路２１が使用されている場合は、ヒュー
ズ回路２０のヒューズＦがレーザにより切断されてい
る。このヒューズ回路２０において、制御信号＊ＰＯＲ
は電源が投入されてから一定時間経過後に“Ｌ”となる
信号である。したがって、電源が投入されてから一定時
間が経過すると、冗長信号＊ＲＤＤとして“Ｌ”が出力
される。これにより、図１１に示したプログラム回路２
１ａが活性化され、冗長回路２１が使用される。
【００５０】このような状態で図４のタイミングチャー
トに示すＣＢＲリフレッシュサイクルが実行されると、
クロックジェネレータ１７により内部制御信号ＣＢＲが
生成される。内部制御信号ＣＢＲは、ＣＢＲリフレッシ
ュサイクルにおいて、制御信号＊ＲＡＳの立下がり時に
制御信号＊ＣＡＳが“Ｌ”であれば立上がり、制御信号
＊ＲＡＳの立上がり時に立下がる信号である。
トに示すＣＢＲリフレッシュサイクルが実行されると、
クロックジェネレータ１７により内部制御信号ＣＢＲが
生成される。内部制御信号ＣＢＲは、ＣＢＲリフレッシ
ュサイクルにおいて、制御信号＊ＲＡＳの立下がり時に
制御信号＊ＣＡＳが“Ｌ”であれば立上がり、制御信号
＊ＲＡＳの立上がり時に立下がる信号である。
【００５１】ＣＢＲリフレッシュサイクルが実行され、
内部制御信号ＣＢＲが“Ｈ”となると、トランスファゲ
ートＴ４がオフになると同時に、トランスファゲートＴ
５がオンになる。このため、外部アドレスは遮断され、
その代わりにリフレッシュカウンタ３３からの内部アド
レスがアドレスデコーダへ与えられる。これにより、メ
モリセルに格納されたデータを保持するためのリフレッ
シュが実行される。
内部制御信号ＣＢＲが“Ｈ”となると、トランスファゲ
ートＴ４がオフになると同時に、トランスファゲートＴ
５がオンになる。このため、外部アドレスは遮断され、
その代わりにリフレッシュカウンタ３３からの内部アド
レスがアドレスデコーダへ与えられる。これにより、メ
モリセルに格納されたデータを保持するためのリフレッ
シュが実行される。
【００５２】一方、内部制御信号ＣＢＲが“Ｈ”となる
と、指令信号発生回路３０のトランスファゲートＴ３が
オンになる。このとき所定のアドレス端子５から制御信
号Ａｉとして“Ｈ”が入力されると、内部制御信号＊Ｒ
ＡＳが入力されているＡＮＤゲートＮ３により内部制御
信号Ａｉ１が生成され、それがトランスファゲートＴ３
を介して指令信号＊ＣＭＤとして出力される。
と、指令信号発生回路３０のトランスファゲートＴ３が
オンになる。このとき所定のアドレス端子５から制御信
号Ａｉとして“Ｈ”が入力されると、内部制御信号＊Ｒ
ＡＳが入力されているＡＮＤゲートＮ３により内部制御
信号Ａｉ１が生成され、それがトランスファゲートＴ３
を介して指令信号＊ＣＭＤとして出力される。
【００５３】すなわち、図４に示す第１のＣＢＲリフレ
ッシュサイクル期間ＣＢＲ１において、アドレス端子５
から制御信号Ａｉとして“Ｈ”が入力されると、指令信
号＊ＣＭＤとして“Ｌ”が出力される。一方、第２のＣ
ＢＲリフレッシュサイクル期間ＣＢＲにおいて、アドレ
ス端子５から制御信号Ａｉとして“Ｌ”が入力される、
つまりその端子５が通常の状態であると、指令信号＊Ｃ
ＭＤとして“Ｈ”が出力される。
ッシュサイクル期間ＣＢＲ１において、アドレス端子５
から制御信号Ａｉとして“Ｈ”が入力されると、指令信
号＊ＣＭＤとして“Ｌ”が出力される。一方、第２のＣ
ＢＲリフレッシュサイクル期間ＣＢＲにおいて、アドレ
ス端子５から制御信号Ａｉとして“Ｌ”が入力される、
つまりその端子５が通常の状態であると、指令信号＊Ｃ
ＭＤとして“Ｈ”が出力される。
【００５４】次に、この指令信号発生回路３０により発
生された指令信号＊ＣＭＤが切換器３１へ与えられる。
指令信号＊ＣＭＤとして“Ｌ”が与えられると、切換器
３１のトランスファゲートＴ１はオンになると同時に、
トランスファゲートＴ２はオフになる。したがって、引
用信号発生回路１５からの引用信号ＱＳＦはトランスフ
ァゲートＴ２により遮断され、ヒューズ回路２０からの
冗長信号＊ＲＤＤがトランスファゲートＴ１を介してモ
ニタ端子３２へ与えられ、このモニタ端子３２から外部
へ出力される。したがって、この“Ｌ”状態にある冗長
信号＊ＲＤＤを検出することによって冗長回路２１が使
用されているということを確認することができる。
生された指令信号＊ＣＭＤが切換器３１へ与えられる。
指令信号＊ＣＭＤとして“Ｌ”が与えられると、切換器
３１のトランスファゲートＴ１はオンになると同時に、
トランスファゲートＴ２はオフになる。したがって、引
用信号発生回路１５からの引用信号ＱＳＦはトランスフ
ァゲートＴ２により遮断され、ヒューズ回路２０からの
冗長信号＊ＲＤＤがトランスファゲートＴ１を介してモ
ニタ端子３２へ与えられ、このモニタ端子３２から外部
へ出力される。したがって、この“Ｌ”状態にある冗長
信号＊ＲＤＤを検出することによって冗長回路２１が使
用されているということを確認することができる。
【００５５】一方、指令信号＊ＣＭＤとして“Ｈ”が与
えられると、切換器３１のトランスファゲートＴ１はオ
フになると同時に、トランスファゲートＴ２はオンにな
る。したがって、ヒューズ回路２０からの冗長信号＊Ｒ
ＤＤはトランスファゲートＴ１により遮断され、引用信
号発生回路１５からの引用信号ＱＳＦがトランスファゲ
ートＴ２を介してモニタ端子３２へ与えられ、このモニ
タ端子３２から外部へ出力される。したがって、通常の
場合は引用信号ＱＳＦを検出することができる。
えられると、切換器３１のトランスファゲートＴ１はオ
フになると同時に、トランスファゲートＴ２はオンにな
る。したがって、ヒューズ回路２０からの冗長信号＊Ｒ
ＤＤはトランスファゲートＴ１により遮断され、引用信
号発生回路１５からの引用信号ＱＳＦがトランスファゲ
ートＴ２を介してモニタ端子３２へ与えられ、このモニ
タ端子３２から外部へ出力される。したがって、通常の
場合は引用信号ＱＳＦを検出することができる。
【００５６】次に冗長回路２１が使用されていない場合
は、ヒューズ回路２０のヒューズＦは切断されていない
ので、冗長信号＊ＲＤＤとして“Ｈ”が出力される。し
たがって、ＣＢＲリフレッシュサイクル期間中にアドレ
ス端子５から制御信号Ａｉとして“Ｈ”が入力される
と、“Ｌ”状態にある指令信号＊ＣＭＤが指令信号発生
回路３０から切換器３１へ与えられ、“Ｈ”状態にある
冗長信号＊ＲＤＤがモニタ端子３２から出力される。し
たがって、この“Ｈ”状態にある冗長信号＊ＲＤＤを検
出することによって冗長回路２１が使用されていないと
いうことを確認することができる。
は、ヒューズ回路２０のヒューズＦは切断されていない
ので、冗長信号＊ＲＤＤとして“Ｈ”が出力される。し
たがって、ＣＢＲリフレッシュサイクル期間中にアドレ
ス端子５から制御信号Ａｉとして“Ｈ”が入力される
と、“Ｌ”状態にある指令信号＊ＣＭＤが指令信号発生
回路３０から切換器３１へ与えられ、“Ｈ”状態にある
冗長信号＊ＲＤＤがモニタ端子３２から出力される。し
たがって、この“Ｈ”状態にある冗長信号＊ＲＤＤを検
出することによって冗長回路２１が使用されていないと
いうことを確認することができる。
【００５７】以上のように、このＶＲＡＭによれば、顕
微鏡を用いることなく、冗長回路２１が使用されている
か否かを確認することができ、たとえモールドタイプの
ＶＲＡＭであっても同様に冗長回路２１が使用されてい
るか否かを確認することができる。
微鏡を用いることなく、冗長回路２１が使用されている
か否かを確認することができ、たとえモールドタイプの
ＶＲＡＭであっても同様に冗長回路２１が使用されてい
るか否かを確認することができる。
【００５８】また、このＶＲＡＭは、外部から制御信号
＊ＲＡＳ，＊ＣＡＳおよびＡｉを入力することによって
冗長信号＊ＲＤＤを検出するように構成されているの
で、任意のタイミングで冗長信号＊ＲＤＤを検出するこ
とができ、電源が投入された直後のような動作状態が不
安定なときを避けて冗長信号＊ＲＤＤを検出することが
できる。そのため、正確に冗長回路２１が使用されてい
るか否かを確認することができる。しかも、ＣＢＲリフ
レッシュサイクル期間を長くすることによって、より安
定した冗長信号＊ＲＤＤを検出することもできる。
＊ＲＡＳ，＊ＣＡＳおよびＡｉを入力することによって
冗長信号＊ＲＤＤを検出するように構成されているの
で、任意のタイミングで冗長信号＊ＲＤＤを検出するこ
とができ、電源が投入された直後のような動作状態が不
安定なときを避けて冗長信号＊ＲＤＤを検出することが
できる。そのため、正確に冗長回路２１が使用されてい
るか否かを確認することができる。しかも、ＣＢＲリフ
レッシュサイクル期間を長くすることによって、より安
定した冗長信号＊ＲＤＤを検出することもできる。
【００５９】また、このＶＲＡＭは、従来のＶＲＡＭに
存在する引用端子（この実施例では特にモニタ端子と称
した）から、冗長回路２１が使用されているか否かを確
認するときだけ冗長信号＊ＲＤＤを出力するように構成
されているので、新しい端子を追加する必要はなく極め
て実用的である。
存在する引用端子（この実施例では特にモニタ端子と称
した）から、冗長回路２１が使用されているか否かを確
認するときだけ冗長信号＊ＲＤＤを出力するように構成
されているので、新しい端子を追加する必要はなく極め
て実用的である。
【００６０】また、このＶＲＡＭは、米国特許４，４８
０，１９９号に開示された半導体記憶装置のように必要
以上に動作電流が増加するということもない。
０，１９９号に開示された半導体記憶装置のように必要
以上に動作電流が増加するということもない。
【００６１】さらに、冗長信号＊ＲＤＤを検出するため
に入力する制御信号＊ＲＡＳ，＊ＣＡＳおよびＡｉは、
すべて既存のＶＲＡＭのある入力端子５および１９から
入力されているので、新たに端子を設ける必要がない。
特に、制御信号ＡｉはＣＢＲリフレッシュサイクル期間
中は使用されないアドレス端子５から入力されているの
で、新たに端子を設ける必要がないのである。 ［第２実施例］図５は、この発明に従った第２実施例で
あるＶＲＡＭの全体構成を示すブロック図である。
に入力する制御信号＊ＲＡＳ，＊ＣＡＳおよびＡｉは、
すべて既存のＶＲＡＭのある入力端子５および１９から
入力されているので、新たに端子を設ける必要がない。
特に、制御信号ＡｉはＣＢＲリフレッシュサイクル期間
中は使用されないアドレス端子５から入力されているの
で、新たに端子を設ける必要がないのである。 ［第２実施例］図５は、この発明に従った第２実施例で
あるＶＲＡＭの全体構成を示すブロック図である。
【００６２】図５を参照して、このＶＲＡＭは主とし
て、メモリセルアレイ１と、シリアルレジスタ９と、引
用信号発生回路１５と、図示しない冗長回路と、ヒュー
ズ回路２０と、クロックジェネレータ３４と、切換器３
１と、モニタ端子３２とを含む。ここで、第１実施例を
示した図２と同一符号で示す部分は、それと同一または
相当するものであることを示す。
て、メモリセルアレイ１と、シリアルレジスタ９と、引
用信号発生回路１５と、図示しない冗長回路と、ヒュー
ズ回路２０と、クロックジェネレータ３４と、切換器３
１と、モニタ端子３２とを含む。ここで、第１実施例を
示した図２と同一符号で示す部分は、それと同一または
相当するものであることを示す。
【００６３】したがって、このＶＲＡＭが第１実施例で
あるＶＲＡＭと異なるところはクロックジェネレータ３
４だけである。このクロックジェネレータ３４は、図６
に示すようなＮＡＮＤゲートＮ４を含む。このＮＡＮＤ
ゲートＮ４は内部制御信号ＣＢＲおよびＤＳＦＲを受
け、指令信号＊ＣＭＤを出力する。内部制御信号ＤＳＦ
Ｒは、特殊機能選択端子１８からの特殊機能選択信号Ｄ
ＳＦの立上がり時に立上がり、制御信号＊ＲＡＳの立上
がり時に立下がる信号である。
あるＶＲＡＭと異なるところはクロックジェネレータ３
４だけである。このクロックジェネレータ３４は、図６
に示すようなＮＡＮＤゲートＮ４を含む。このＮＡＮＤ
ゲートＮ４は内部制御信号ＣＢＲおよびＤＳＦＲを受
け、指令信号＊ＣＭＤを出力する。内部制御信号ＤＳＦ
Ｒは、特殊機能選択端子１８からの特殊機能選択信号Ｄ
ＳＦの立上がり時に立上がり、制御信号＊ＲＡＳの立上
がり時に立下がる信号である。
【００６４】したがって図７のタイミングチャートに示
すように、第３のＣＢＲリフレッシュサイクル期間ＣＢ
Ｒ３において、特殊機能選択信号ＤＳＦとして“Ｈ”が
特殊機能選択端子１８から入力されると、その特殊機能
選択信号ＤＳＦが立上がると同時に立上がり、制御信号
＊ＲＡＳが立上がると同時に立下がる内部制御信号ＤＳ
ＦＲが生成される。この内部制御信号ＤＳＦＲとＣＢＲ
リフレッシュサイクルによって生成された内部制御信号
ＣＢＲとがＮＡＮＤゲートＮ４によって論理演算され、
その結果が指令信号＊ＣＭＤとして出力される。したが
って、内部制御信号ＣＢＲが“Ｈ”で、かつ、内部制御
信号ＤＳＦＲが“Ｈ”であれば指令信号＊ＣＭＤとして
“Ｌ”が出力される。この“Ｌ”状態にある指令信号＊
ＣＭＤが切換器３１へ与えられると、ヒューズ回路２０
からの冗長信号＊ＲＤＤがモニタ端子３２から出力され
る。
すように、第３のＣＢＲリフレッシュサイクル期間ＣＢ
Ｒ３において、特殊機能選択信号ＤＳＦとして“Ｈ”が
特殊機能選択端子１８から入力されると、その特殊機能
選択信号ＤＳＦが立上がると同時に立上がり、制御信号
＊ＲＡＳが立上がると同時に立下がる内部制御信号ＤＳ
ＦＲが生成される。この内部制御信号ＤＳＦＲとＣＢＲ
リフレッシュサイクルによって生成された内部制御信号
ＣＢＲとがＮＡＮＤゲートＮ４によって論理演算され、
その結果が指令信号＊ＣＭＤとして出力される。したが
って、内部制御信号ＣＢＲが“Ｈ”で、かつ、内部制御
信号ＤＳＦＲが“Ｈ”であれば指令信号＊ＣＭＤとして
“Ｌ”が出力される。この“Ｌ”状態にある指令信号＊
ＣＭＤが切換器３１へ与えられると、ヒューズ回路２０
からの冗長信号＊ＲＤＤがモニタ端子３２から出力され
る。
【００６５】したがって、この冗長信号＊ＲＤＤが
“Ｌ”であれば冗長回路が使用されているということを
確認でき、冗長信号＊ＲＤＤが“Ｈ”であれば冗長回路
が使用されていないということを確認できる。
“Ｌ”であれば冗長回路が使用されているということを
確認でき、冗長信号＊ＲＤＤが“Ｈ”であれば冗長回路
が使用されていないということを確認できる。
【００６６】なお、図７のタイミングチャートに示すよ
うに、第４のＣＢＲリフレッシュサイクル期間ＣＢＲ４
において、特殊機能選択信号ＤＳＦとして“Ｌ”が入力
されているときは通常のリフレッシュ動作が行なわれ、
指令信号＊ＣＭＤとして“Ｈ”が出力されるので、引用
信号発生回路１５からの引用信号ＱＳＦは通常通りモニ
タ端子３２から出力される。
うに、第４のＣＢＲリフレッシュサイクル期間ＣＢＲ４
において、特殊機能選択信号ＤＳＦとして“Ｌ”が入力
されているときは通常のリフレッシュ動作が行なわれ、
指令信号＊ＣＭＤとして“Ｈ”が出力されるので、引用
信号発生回路１５からの引用信号ＱＳＦは通常通りモニ
タ端子３２から出力される。
【００６７】以上のように、このＶＲＡＭによれば、前
述した第１実施例と同様に、冗長回路が使用されている
か否かを正確かつ容易に確認することができる。また同
様に、任意のタイミングで冗長信号＊ＲＤＤを検出でき
るので、より正確に冗長回路が使用されているか否かを
確認することができる。さらに、このＶＲＡＭは、指令
信号＊ＣＭＤを生成するために入力される信号＊ＲＡ
Ｓ，＊ＣＡＳおよびＤＳＦも、冗長回路が使用されてい
るか否かを表わす冗長信号＊ＲＤＤも、ともに既存のＶ
ＲＡＭにある端子から入力または出力するように構成さ
れているので、新たに端子を設ける必要はなく、極めて
実用的である。 ［第３実施例］図８は、この発明に従った第３実施例で
あるＤＲＡＭの全体構成を示すブロック図である。
述した第１実施例と同様に、冗長回路が使用されている
か否かを正確かつ容易に確認することができる。また同
様に、任意のタイミングで冗長信号＊ＲＤＤを検出でき
るので、より正確に冗長回路が使用されているか否かを
確認することができる。さらに、このＶＲＡＭは、指令
信号＊ＣＭＤを生成するために入力される信号＊ＲＡ
Ｓ，＊ＣＡＳおよびＤＳＦも、冗長回路が使用されてい
るか否かを表わす冗長信号＊ＲＤＤも、ともに既存のＶ
ＲＡＭにある端子から入力または出力するように構成さ
れているので、新たに端子を設ける必要はなく、極めて
実用的である。 ［第３実施例］図８は、この発明に従った第３実施例で
あるＤＲＡＭの全体構成を示すブロック図である。
【００６８】図８を参照して、このＤＲＡＭは、メモリ
セルアレイ１と、アドレスバッファ４と、指令信号発生
回路３５と、クロックジェネレータ３６と、ヒューズ回
路２０と、図示しない冗長回路と、スイッチング素子３
７と、検出端子３８とを含む。ここで、前述したＶＲＡ
Ｍと同一符号で示す部分は、それと同一または相当する
ものであることを示す。
セルアレイ１と、アドレスバッファ４と、指令信号発生
回路３５と、クロックジェネレータ３６と、ヒューズ回
路２０と、図示しない冗長回路と、スイッチング素子３
７と、検出端子３８とを含む。ここで、前述したＶＲＡ
Ｍと同一符号で示す部分は、それと同一または相当する
ものであることを示す。
【００６９】したがって、このＤＲＡＭが前述したＶＲ
ＡＭと異なる主なところは、指令信号発生回路３５およ
びスイッチング素子３７が存在するところと、シリアル
レジスタ、シリアルセレクタなどシリアルアクセスによ
ってデータの読出および書込を行なうための構成部分が
存在しないところである。すなわち、このＤＲＡＭはラ
ンダムアクセスによってのみデータの読出および書込を
行なう半導体記憶装置である。
ＡＭと異なる主なところは、指令信号発生回路３５およ
びスイッチング素子３７が存在するところと、シリアル
レジスタ、シリアルセレクタなどシリアルアクセスによ
ってデータの読出および書込を行なうための構成部分が
存在しないところである。すなわち、このＤＲＡＭはラ
ンダムアクセスによってのみデータの読出および書込を
行なう半導体記憶装置である。
【００７０】指令信号発生回路３５は、アドレスバッフ
ァ４からの内部制御信号Ａｉおよびクロックジェネレー
タ３６からの内部制御信号を受け、指令信号＊ＣＭＤを
発生する。スイッチング素子３７は、たとえばトランス
ファゲートを含み、指令信号発生回路３５からの指令信
号＊ＣＭＤに応答して、ヒューズ回路２０からの冗長信
号＊ＲＤＤを検出し、それを検出端子３８を介して外部
へ出力する。クロックジェネレータ３６は、外部制御端
子から入力された外部制御信号＊ＲＡＳおよび＊ＣＡＳ
などに基づいて、種々の内部制御信号を発生するもの
で、前述したクロックジェネレータ１７と異なるところ
は、ＶＲＡＭだけに必要な内部制御信号を発生しないと
ころである。
ァ４からの内部制御信号Ａｉおよびクロックジェネレー
タ３６からの内部制御信号を受け、指令信号＊ＣＭＤを
発生する。スイッチング素子３７は、たとえばトランス
ファゲートを含み、指令信号発生回路３５からの指令信
号＊ＣＭＤに応答して、ヒューズ回路２０からの冗長信
号＊ＲＤＤを検出し、それを検出端子３８を介して外部
へ出力する。クロックジェネレータ３６は、外部制御端
子から入力された外部制御信号＊ＲＡＳおよび＊ＣＡＳ
などに基づいて、種々の内部制御信号を発生するもの
で、前述したクロックジェネレータ１７と異なるところ
は、ＶＲＡＭだけに必要な内部制御信号を発生しないと
ころである。
【００７１】このＤＲＡＭによれば、ＣＢＲリフレッシ
ュサイクル期間内にアドレス端子５から制御信号Ａｉが
入力されると、この制御信号Ａｉとクロックジェネレー
タ３６からの内部制御信号とを受けた指令信号発生回路
３５により指令信号＊ＣＭＤが発生される。この指令信
号＊ＣＭＤが“Ｌ”であればスイッチング素子３７を構
成する、たとえばトランスファゲートがオンになり、ヒ
ューズ回路２０からの冗長信号＊ＲＤＤがそのトランス
ファゲートを介して検出端子３８へ与えられる。そし
て、この検出端子３８から冗長信号＊ＲＤＤが外部へ出
力される。
ュサイクル期間内にアドレス端子５から制御信号Ａｉが
入力されると、この制御信号Ａｉとクロックジェネレー
タ３６からの内部制御信号とを受けた指令信号発生回路
３５により指令信号＊ＣＭＤが発生される。この指令信
号＊ＣＭＤが“Ｌ”であればスイッチング素子３７を構
成する、たとえばトランスファゲートがオンになり、ヒ
ューズ回路２０からの冗長信号＊ＲＤＤがそのトランス
ファゲートを介して検出端子３８へ与えられる。そし
て、この検出端子３８から冗長信号＊ＲＤＤが外部へ出
力される。
【００７２】このため、冗長回路が使用されているか否
かを容易かつ正確に確認することができる。また、この
ＤＲＡＭは、アドレス端子５および外部制御端子１９か
らの入力信号に基づいて、冗長信号＊ＲＤＤを検出して
外部へ出力するように構成されているので、任意のタイ
ミングで冗長信号＊ＲＤＤを検出することが可能であ
る。
かを容易かつ正確に確認することができる。また、この
ＤＲＡＭは、アドレス端子５および外部制御端子１９か
らの入力信号に基づいて、冗長信号＊ＲＤＤを検出して
外部へ出力するように構成されているので、任意のタイ
ミングで冗長信号＊ＲＤＤを検出することが可能であ
る。
【００７３】以上、この発明に従った種々の実施例を説
明したが、この発明は上述した実施例に限定されること
なく、その他の態様でも実施することができる。
明したが、この発明は上述した実施例に限定されること
なく、その他の態様でも実施することができる。
【００７４】たとえば第１および第２の実施例において
は、２つのトランスファゲートを交互にオンまたはオフ
にすることによって引用信号ＱＳＦと冗長信号＊ＲＤＤ
とを選択するように構成されているが、引用信号ＱＳＦ
および冗長信号＊ＲＤＤのどちらかを選択するものであ
れば、いかなる手段が用いられてもよい。
は、２つのトランスファゲートを交互にオンまたはオフ
にすることによって引用信号ＱＳＦと冗長信号＊ＲＤＤ
とを選択するように構成されているが、引用信号ＱＳＦ
および冗長信号＊ＲＤＤのどちらかを選択するものであ
れば、いかなる手段が用いられてもよい。
【００７５】また、第１ないし第３の実施例において
は、アドレス端子５、特殊機能選択端子１８、外部制御
端子１９からの入力信号に基づいて指令信号＊ＣＭＤを
生成しているが、それら以外の端子からの入力信号に基
づいて指令信号＊ＣＭＤを生成するようにしてもよい。
要するに、外部からの入力信号に基づいて、冗長信号を
検出して外部へ出力するようにすればよい。ただし、リ
フレッシュが実行される間に入力される入力信号に基づ
かなくともよい。
は、アドレス端子５、特殊機能選択端子１８、外部制御
端子１９からの入力信号に基づいて指令信号＊ＣＭＤを
生成しているが、それら以外の端子からの入力信号に基
づいて指令信号＊ＣＭＤを生成するようにしてもよい。
要するに、外部からの入力信号に基づいて、冗長信号を
検出して外部へ出力するようにすればよい。ただし、リ
フレッシュが実行される間に入力される入力信号に基づ
かなくともよい。
【００７６】その他、第１および第２の実施例におい
て、データ転送バス８は双方向のデータ転送が可能であ
るが、少なくともメモリセルアレイ１からシリアルレジ
スタ９へデータを転送できるものであればよい。また、
シリアルレジスタは少なくともそれらレジスタ素子に格
納されたデータをシリアルに外部へ出力するものであれ
ばよく、シリアルに外部から入力できるものでなくても
よい。
て、データ転送バス８は双方向のデータ転送が可能であ
るが、少なくともメモリセルアレイ１からシリアルレジ
スタ９へデータを転送できるものであればよい。また、
シリアルレジスタは少なくともそれらレジスタ素子に格
納されたデータをシリアルに外部へ出力するものであれ
ばよく、シリアルに外部から入力できるものでなくても
よい。
【００７７】
【発明の効果】この発明に従った請求項１に記載の半導
体記憶装置は、外部からの入力信号に基づいて、冗長信
号を検出して外部へ出力するようにされているので、冗
長回路が使用されているか否かを容易かつ正確に確認す
ることができる。しかも、冗長信号を検出するタイミン
グが外部からの入力信号に基づいているので、任意のタ
イミングで冗長回路が使用されているか否かを確認する
ことができる。
体記憶装置は、外部からの入力信号に基づいて、冗長信
号を検出して外部へ出力するようにされているので、冗
長回路が使用されているか否かを容易かつ正確に確認す
ることができる。しかも、冗長信号を検出するタイミン
グが外部からの入力信号に基づいているので、任意のタ
イミングで冗長回路が使用されているか否かを確認する
ことができる。
【００７８】また、この発明に従った請求項２または請
求項３に記載の半導体記憶装置によれば、アドレス端子
または特殊機能選択端子からの入力信号に基づいて、冗
長信号を検出して外部へ出力するようにされているの
で、新たに端子を設ける必要はなく、極めて実用的であ
る。
求項３に記載の半導体記憶装置によれば、アドレス端子
または特殊機能選択端子からの入力信号に基づいて、冗
長信号を検出して外部へ出力するようにされているの
で、新たに端子を設ける必要はなく、極めて実用的であ
る。
【００７９】一方、この発明に従った請求項５に記載の
半導体記憶装置は、外部からの入力信号に基づいて、引
用信号および冗長信号のどちらかを選択するようにさ
れ、その選択された信号を１つのモニタ端子から外部へ
出力するようにされているので、従来引用信号を外部へ
出力するための引用端子が冗長信号を外部へ出力するた
めにも用いられている。このため、冗長信号を外部へ出
力するための新たな端子を設ける必要がなく、極めて実
用的である。
半導体記憶装置は、外部からの入力信号に基づいて、引
用信号および冗長信号のどちらかを選択するようにさ
れ、その選択された信号を１つのモニタ端子から外部へ
出力するようにされているので、従来引用信号を外部へ
出力するための引用端子が冗長信号を外部へ出力するた
めにも用いられている。このため、冗長信号を外部へ出
力するための新たな端子を設ける必要がなく、極めて実
用的である。
【００８０】また、この発明に従った請求項６または請
求項７に記載の半導体記憶装置は、アドレス端子または
特殊機能選択端子から入力される信号に基づいて、選択
信号および冗長信号のどちらかを選択し、その選択され
た信号を外部へ出力するようにされているので、冗長信
号を選択するために必要となる入力信号のための新たな
端子を設ける必要がなく、極めて実用的である。
求項７に記載の半導体記憶装置は、アドレス端子または
特殊機能選択端子から入力される信号に基づいて、選択
信号および冗長信号のどちらかを選択し、その選択され
た信号を外部へ出力するようにされているので、冗長信
号を選択するために必要となる入力信号のための新たな
端子を設ける必要がなく、極めて実用的である。
【図１】この発明に従った半導体記憶装置の第１実施例
であるＶＲＡＭの要部を示すブロック図である。
であるＶＲＡＭの要部を示すブロック図である。
【図２】図１にその要部を示したＶＲＡＭの全体構成を
示すブロック図である。
示すブロック図である。
【図３】図１および図２に示したＶＲＡＭの指令信号発
生回路およびその周辺回路を示す回路図である。
生回路およびその周辺回路を示す回路図である。
【図４】図１ないし図３に示したＶＲＡＭの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】この発明に従った半導体記憶装置の第２実施例
であるＶＲＡＭの全体構成を示すブロック図である。
であるＶＲＡＭの全体構成を示すブロック図である。
【図６】図５に示したＶＲＡＭのクロックジェネレータ
の要部を示す回路図である。
の要部を示す回路図である。
【図７】図５および図６に示したＶＲＡＭの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図８】この発明に従った半導体記憶装置の第３実施例
であるＤＲＡＭの全体構成を示すブロック図である。
であるＤＲＡＭの全体構成を示すブロック図である。
【図９】従来のＶＲＡＭの全体構成を示すブロック図で
ある。
ある。
【図１０】図９に示したＶＲＡＭの一部を示すブロック
図である。
図である。
【図１１】図１０に示した冗長回路の一部をより詳細に
示した回路図である。
示した回路図である。
【図１２】従来の半導体記憶装置の他の例を示すブロッ
ク図である。
ク図である。
１ メモリセルアレイ ４ アドレスバッファ ５ アドレス端子 ９ シリアルレジスタ １０ シリアルセレクタ １５ 引用信号発生回路 １７，３４，３６ クロックジェネレータ １８ 特殊機能選択端子 １９ 外部制御端子 ２０ ヒューズ回路 ２１ 冗長回路 ２１ａ プログラム回路 ３０，３５ 指令信号発生回路 ３１ 切換器 ３２ モニタ端子 ３７ スイッチング素子 ３８ 検出端子
Claims (8)
- 【請求項１】 ランダムアクセスによってデータの読出
および書込を行なう半導体記憶装置であって、 行および列からなるマトリクス状に配列された複数のメ
モリセルを含むメモリセルアレイと、 予備のメモリセルを含み、前記複数のメモリセルのうち
に不良のメモリセルが存在するとき、その不良のメモリ
セルのアドレスをプログラムすることによって、その不
良のメモリセルに代わって前記予備のメモリセルを機能
させる冗長手段と、 前記冗長手段を使用するか否かを表わす冗長信号を発生
するヒューズ手段と、 外部からの入力信号に基づいて、前記冗長信号を検出し
て外部へ出力する検出手段とを含む、半導体記憶装置。 - 【請求項２】 前記半導体記憶装置はさらに、アドレス
信号を外部から入力するためのアドレス端子を含み、 前記検出手段は、前記メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
とも前記アドレス端子からの入力信号に基づいて、前記
冗長信号を検出して外部へ出力する、請求項１に記載の
半導体記憶装置。 - 【請求項３】 前記半導体記憶装置はさらに、特殊機能
選択信号を外部から入力するための特殊機能選択端子を
含み、 前記検出手段は、前記メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
とも前記特殊機能選択端子からの入力信号に基づいて、
前記冗長信号を検出して外部へ出力する、請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記検出手段は、 外部からの入力信号に基づいて指令信号を発生する指令
信号発生手段と、 前記指令信号に応答して、前記冗長信号を検出して外部
へ出力するスイッチング手段とを含む、請求項１に記載
の半導体記憶装置。 - 【請求項５】 ランダムアクセスによってデータの読出
および書込を行ない、かつ、シリアルアクセスによって
少なくともデータの読出を行なう半導体記憶装置であっ
て、 行および列からなるマトリクス状に配列された複数のメ
モリセルを含むメモリセルアレイと、 前記メモリセルアレイの１行を構成するメモリセルと同
数のレジスタ素子を含み、少なくとも前記メモリセルア
レイの任意の１行を構成するメモリセルから転送された
データをそれらレジスタ素子に格納し、それらデータを
上位側半数のレジスタ素子に格納されたデータと下位側
半数のレジスタ素子に格納されたデータとに分割してシ
リアルに外部へ出力するシリアルレジスタ手段と、 前記上位側および下位側のレジスタ素子のうちどちら側
のレジスタ素子に格納されたデータが出力されているの
かを表わす引用信号を発生する引用信号発生手段と、 予備のメモリセルを含み、前記複数のメモリセルのうち
に不良のメモリセルが存在するとき、その不良のメモリ
セルのアドレスをプログラムすることによって、その不
良のメモリセルに代わって前記予備のメモリセルを機能
させる冗長手段と、 前記冗長手段を使用するか否かを表わす冗長信号を発生
するヒューズ手段と、 外部からの入力信号に基づいて、前記引用信号および前
記冗長信号のどちらかを選択する選択手段と、 前記選択手段により選択された信号を外部へ出力するた
めのモニタ端子とを含む、半導体記憶装置。 - 【請求項６】 前記半導体記憶装置はさらに、アドレス
信号を外部から入力するためのアドレス端子を含み、 前記選択手段は、前記メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
とも前記アドレス端子からの入力信号に基づいて、前記
選択信号および前記冗長信号のどちらかを選択する、請
求項５に記載の半導体記憶装置。 - 【請求項７】 前記半導体記憶装置はさらに、特殊機能
選択信号を外部から入力するための特殊機能選択端子を
含み、 前記選択手段は、前記メモリセルに格納されたデータを
保持するためのリフレッシュが実行される間に、少なく
とも前記特殊機能選択端子からの入力信号に基づいて、
前記選択信号および前記冗長信号のどちらかを選択す
る、請求項４に記載の半導体記憶装置。 - 【請求項８】 前記選択手段は、 外部からの入力信号に基づいて指令信号を発生する指令
信号発生手段と、 前記指令信号に応答して、前記引用信号および前記冗長
信号のどちらかを選択する切換手段とを含む、請求項５
に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048465A JPH06259987A (ja) | 1993-03-10 | 1993-03-10 | 半導体記憶装置 |
| KR1019940004006A KR960013026B1 (ko) | 1993-03-10 | 1994-03-02 | 용장회로의 사용을 확인할 수 있는 반도체 기억장치 |
| DE4407954A DE4407954C2 (de) | 1993-03-10 | 1994-03-09 | Halbleiterspeichereinrichtung |
| US08/208,210 US5422851A (en) | 1993-03-10 | 1994-03-10 | Semiconductor memory device capable of verifying use of redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048465A JPH06259987A (ja) | 1993-03-10 | 1993-03-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259987A true JPH06259987A (ja) | 1994-09-16 |
Family
ID=12804127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048465A Withdrawn JPH06259987A (ja) | 1993-03-10 | 1993-03-10 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5422851A (ja) |
| JP (1) | JPH06259987A (ja) |
| KR (1) | KR960013026B1 (ja) |
| DE (1) | DE4407954C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513144A (en) * | 1995-02-13 | 1996-04-30 | Micron Technology, Inc. | On-chip memory redundancy circuitry for programmable non-volatile memories, and methods for programming same |
| US5668818A (en) * | 1996-08-06 | 1997-09-16 | Hewlett-Packard Co. | System and method for scan control of a programmable fuse circuit in an integrated circuit |
| KR100921830B1 (ko) * | 2007-12-27 | 2009-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 퓨즈 모니터링 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4480199A (en) * | 1982-03-19 | 1984-10-30 | Fairchild Camera & Instrument Corp. | Identification of repaired integrated circuits |
| EP0241203A3 (en) * | 1986-04-03 | 1989-08-09 | Advanced Micro Devices, Inc. | Detecting repaired memory devices |
| JP2534697B2 (ja) * | 1987-03-06 | 1996-09-18 | 日本電気株式会社 | 半導体記憶装置 |
| JPH03160695A (ja) * | 1989-11-17 | 1991-07-10 | Nec Corp | 半導体記憶装置 |
-
1993
- 1993-03-10 JP JP5048465A patent/JPH06259987A/ja not_active Withdrawn
-
1994
- 1994-03-02 KR KR1019940004006A patent/KR960013026B1/ko not_active IP Right Cessation
- 1994-03-09 DE DE4407954A patent/DE4407954C2/de not_active Expired - Fee Related
- 1994-03-10 US US08/208,210 patent/US5422851A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960013026B1 (ko) | 1996-09-25 |
| KR940022577A (ko) | 1994-10-21 |
| DE4407954C2 (de) | 1997-03-06 |
| US5422851A (en) | 1995-06-06 |
| DE4407954A1 (de) | 1994-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0029322B1 (en) | Semiconductor memory device with redundancy | |
| KR100386442B1 (ko) | 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법 | |
| US5638331A (en) | Burn-in test circuit and method in semiconductor memory device | |
| EP0031386B1 (en) | Semiconductor memory device | |
| JP3645296B2 (ja) | 半導体メモリ装置のバーンイン制御回路とそれを利用したバーンインテスト方法 | |
| KR970006221B1 (ko) | 반도체 기억장치 | |
| JPS62222500A (ja) | 半導体記憶装置 | |
| US6590815B2 (en) | Semiconductor memory device and method for its test | |
| US20010050871A1 (en) | Semiconductor memory integrated circuit | |
| US5703816A (en) | Failed memory cell repair circuit of semiconductor memory | |
| JP2003123500A (ja) | 半導体装置 | |
| EP0553788B1 (en) | Semiconductor memory device incorporating redundancy memory cells having parallel test function | |
| JP4266254B2 (ja) | 半導体記憶装置 | |
| US6940767B2 (en) | Semiconductor memory device having a plurality of signal lines for writing and reading data | |
| US6528817B1 (en) | Semiconductor device and method for testing semiconductor device | |
| JP2974219B2 (ja) | 半導体記憶装置のテスト回路 | |
| USRE41013E1 (en) | Method of and apparatus for providing look ahead column redundancy access within a memory | |
| US6809972B2 (en) | Circuit technique for column redundancy fuse latches | |
| JPH06259987A (ja) | 半導体記憶装置 | |
| US5568433A (en) | Memory array having redundant word line | |
| JP2000090694A (ja) | 半導体メモリ装置 | |
| US6473347B2 (en) | Semiconductor device having memory with effective precharging scheme | |
| WO2003085671A1 (en) | Method and apparatus for repairing defective columns of memory cells | |
| JP2009123258A (ja) | 半導体記憶装置 | |
| JP2003157695A (ja) | 半導体記憶装置およびその検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |