JP2006286149A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 メモリーセルに記憶されたデーターを保持するためのリフレッシュ機能を備えた半導体記憶装置である。リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレスカウンター回路10と、アドレス値を記憶するアドレス値記憶回路12と、アドレス値とリフレッシュアドレスの値とを比較するためのアドレス値比較回路11と、活性化するメモリーセルブロックをアドレス値比較回路11の出力によって選択するための活性化ブロック制御回路13とを備えて、任意のメモリーセルアレイブロックのリフレッシュを行うように構成されている。
【選択図】 図1
Description
(第1の実施の形態)
図1は、本発明の第1の実施の形態の半導体記憶装置のブロック図を示したものである。この半導体記憶装置としては、たとえばDRAMやリフレッシュ動作を必要とするSRAMなどの揮発性メモリーを挙げることができる。図1において、10はリフレッシュアドレスカウンター回路、11はアドレス値比較回路、12はアドレス値記憶回路、13は活性化ブロック制御回路、14はリフレッシュ周期コントロール信号である。
具体例として、図1のアドレス値記憶回路12にあらかじめ「00101」と「01011」の2つのアドレス値が記憶されている場合を考える。リフレッシュアドレスカウンター回路10からは、アドレス値「00000」から順番にリフレッシュアドレスが発生しているものとする。そして、アドレス値比較回路11において、リフレッシュアドレスカウンター回路10から出力されるアドレス値と、アドレス値記憶回路12に記憶されている「00101」とが一致した場合は、リフレッシュ周期コントロール信号14がHighレベルとなり、活性化ブロック制御回路13における図4のRowアドレスデコーダー回路によって、最上位のA4の1ビットの「0」が無視され、実際にリフレッシュに使用されるRowアドレスは「0101」となる。一致しない場合は、リフレッシュアドレスカウンター回路10から出力されるアドレス値がそのままリフレッシュに使われる。
同様に、アドレス値比較回路11によって、リフレッシュアドレスカウンター回路10から出力されるアドレス値と、アドレス値記憶回路12に記憶されている「01011」とが一致した場合は、リフレッシュ周期コントロール信号14がHighレベルとなり、活性化ブロック制御回路13における図4のRowアドレスデコーダー回路によって、最上位のA4の1ビットの「0」が無視され、実際にリフレッシュに使用されるRowアドレスは「1011」となる。一致しない場合は、リフレッシュアドレスカウンター回路10から出力されるアドレス値がそのままリフレッシュに使われる。
図3は上記動作を説明する図である。図2におけるメモリーセルブロック0のRA0から順番にリフレッシュされるが、アドレス値記憶回路12に記憶されているRA5(00101)に来たときは、上位1ビットの「0」が無視されてリフレッシュアドレスが「0101」となり、このときにメモリーセルブロック2のRA21(10101)も同時にリフレッシュされる。同様に、アドレス値記憶回路12に記憶されているRA11(01011)に来たときは、上位1ビットの「0」が無視されてリフレッシュアドレスが「1011」となり、メモリーセルブロック3のRA27(11011)も同時にリフレッシュされる。
(第2の実施の形態)
図8は、本発明の第2の実施の形態の半導体記憶装置のブロック図を示したものである。図8において、リフレッシュアドレスカウンター回路20は、アドレスA3〜A4についてカウントするリフレッシュ上位アドレスカウンター回路25と、アドレスA0〜A2についてカウントするリフレッシュ下位アドレスカウンター回路26とで構成されており、2つ回路25、26の動作は完全に同期している。21はアドレス値比較回路、22はアドレス値記憶回路、23は活性化ブロック制御回路、24はリフレッシュ周期コントロール信号で、図1に示したものと同様のものである。
(第3の実施の形態)
図13は、本発明の第3の実施の形態における半導体チップのファンクション検査フローを示す図である。
(第4の実施の形態)
図14は、本発明の第4の実施の形態の半導体記憶装置のブロック図を示したものである。
11 アドレス値比較回路
12 アドレス値記憶回路
13 活性化ブロック制御回路
14 リフレッシュ周期コントロール信号
20 リフレッシュアドレスカウンター回路
25 リフレッシュ上位アドレスカウンター回路
26 リフレッシュ下位アドレスカウンター回路
150 温度検知回路
151 アドレス値比較回路
152 温度検知信号
Claims (15)
- メモリーセルに記憶されたデーターを保持するためのリフレッシュ機能を備えた半導体記憶装置であって、リフレッシュアドレスを一定の周期で発生させるリフレッシュアドレスカウンター回路と、アドレス値を記憶するアドレス値記憶回路と、前記アドレス値とリフレッシュアドレスの値とを比較するためのアドレス値比較回路と、活性化するメモリーセルブロックを前記アドレス値比較回路の出力によって選択するための活性化ブロック制御回路とを備えて、任意のメモリーセルアレイブロックのリフレッシュを行うように構成されていることを特徴とする半導体記憶装置。
- アドレス値記憶回路が複数のヒューズ素子で構成されていることを特徴とする請求項1記載の半導体記憶装置。
- アドレス値記憶回路を構成するヒューズ素子はレーザーの照射により切断可能であることを特徴とする請求項2記載の半導体記憶装置。
- アドレス値記憶回路は、ファンクション機能検査結果を基に特定アドレスを記憶可能であることを特徴とする請求項1から3までのいずれか1項記載の半導体記憶装置。
- リフレッシュアドレスカウンター回路は2つのグループで構成され、第1のグループのリフレッシュアドレスの値とアドレス値記憶回路に記憶されたアドレス値とをアドレス値比較回路で比較して両者が一致したときに、活性化ブロック制御回路は、前記リフレッシュアドレスカウンター回路の第2のグループのアドレスカウンター値を1ビット以上無効にすることにより、活性化するメモリーセルブロック数を可変とすることが可能であることを特徴とする請求項1から4までのいずれか1項記載の半導体記憶装置。
- リフレッシュアドレスカウンター回路の第1のグループを下位アドレスリフレッシュカウンターで構成し、第2のグループを上位アドレスリフレッシュカウンターで構成することを特徴とする請求項5記載の半導体記憶装置。
- リフレッシュアドレスカウンター回路は、プリセットカウンター回路で構成されて、プリセット値を設定することによりメモリーセルアレイの一部をリフレッシュ可能であることを特徴とする請求項1から6までのいずれか1項記載の半導体記憶装置。
- 活性化ブロック制御回路は、アドレス値比較回路の出力によって、メモリーセルアレイブロックのアドレスデコーダーの入力の正転反転信号を基に、前記アドレスデコーダーを選択する方向に制御するものであることを特徴とする請求項1から7までのいずれか1項記載の半導体記憶装置。
- アドレス値記憶回路に記憶されたアドレス値のリフレッシュ動作の周期を、通常アドレスのリフレッシュ周期より短くするものであることを特徴とする請求項1から8までのいずれか1項記載の半導体記憶装置。
- リフレッシュアドレスカウンター回路のアドレス値を1ビット以上無効にして、メモリーセルアレイブロックの活性化数を増やすように構成されていることを特徴とする請求項1から4までのいずれか1項記載の半導体記憶装置。
- アドレス値比較回路の出力により活性化するメモリーセルブロックの選択を、装置のパッケージング後に行うものであることを特徴とする請求項1から10までのいずれか1項記載の半導体記憶装置。
- アドレス値比較回路の出力により活性化するメモリーセルブロックの選択を、温度検知回路により温度変化を検知したときに行うものであることを特徴とする請求項1から11までのいずれか1項記載の半導体記憶装置。
- 揮発性メモリーであることを特徴とする請求項1から12までのいずれか1項記載の半導体記憶装置。
- DRAMまたはリフレッシュ動作を必要とするSRAMであることを特徴とする請求項13記載の半導体記憶装置。
- 複数のチップで構成されたモジュール品であることを特徴とする請求項1から14までのいずれか1項記載の半導体記憶装置。
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Cited By (2)
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---|---|---|---|---|
US9336851B2 (en) | 2013-02-07 | 2016-05-10 | Samsung Electronics Co., Ltd. | Memory device and method of refreshing in a memory device |
US10339983B1 (en) | 2017-12-29 | 2019-07-02 | Micron Technology, Inc. | Temperature-based memory operations |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62223893A (ja) * | 1986-03-26 | 1987-10-01 | Hitachi Ltd | ダイナミツク型ram |
JPH0410297A (ja) * | 1990-04-26 | 1992-01-14 | Nec Corp | 半導体記憶装置 |
JPH1139861A (ja) * | 1997-07-16 | 1999-02-12 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JP2000132963A (ja) * | 1998-10-28 | 2000-05-12 | Hyundai Electronics Ind Co Ltd | 半導体メモリのリフレッシュ制御回路 |
JP2000298982A (ja) * | 1999-04-14 | 2000-10-24 | Fujitsu Ltd | 半導体記憶装置 |
JP2005032428A (ja) * | 2003-07-12 | 2005-02-03 | Samsung Electronics Co Ltd | メモリのリフレッシュ周期を制御するメモリコントローラおよびリフレッシュ周期制御方法 |
US20050052928A1 (en) * | 2003-09-10 | 2005-03-10 | Yasuji Koshikawa | Semiconductor memory device and method for manufacturing same |
-
2005
- 2005-04-05 JP JP2005108103A patent/JP2006286149A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62223893A (ja) * | 1986-03-26 | 1987-10-01 | Hitachi Ltd | ダイナミツク型ram |
JPH0410297A (ja) * | 1990-04-26 | 1992-01-14 | Nec Corp | 半導体記憶装置 |
JPH1139861A (ja) * | 1997-07-16 | 1999-02-12 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JP2000132963A (ja) * | 1998-10-28 | 2000-05-12 | Hyundai Electronics Ind Co Ltd | 半導体メモリのリフレッシュ制御回路 |
JP2000298982A (ja) * | 1999-04-14 | 2000-10-24 | Fujitsu Ltd | 半導体記憶装置 |
JP2005032428A (ja) * | 2003-07-12 | 2005-02-03 | Samsung Electronics Co Ltd | メモリのリフレッシュ周期を制御するメモリコントローラおよびリフレッシュ周期制御方法 |
US20050052928A1 (en) * | 2003-09-10 | 2005-03-10 | Yasuji Koshikawa | Semiconductor memory device and method for manufacturing same |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9336851B2 (en) | 2013-02-07 | 2016-05-10 | Samsung Electronics Co., Ltd. | Memory device and method of refreshing in a memory device |
US10339983B1 (en) | 2017-12-29 | 2019-07-02 | Micron Technology, Inc. | Temperature-based memory operations |
WO2019133202A1 (en) * | 2017-12-29 | 2019-07-04 | Micron Technology, Inc. | Temperature-based memory operations |
US10755751B2 (en) | 2017-12-29 | 2020-08-25 | Micron Technology, Inc. | Temperature-based memory operations |
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