JPS62223893A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ（ランダム・アクセ
ス・メモリ）に関するもので、例えば、自動リフレッシ
ュ回路を内蔵するものに利用してを効な技術に関するも
のである。

〔従来の技術〕

ダイナミック型メモリセルは、情報を電荷の形態で記憶
する記憶用キャパシタとアドレス選択用のＭＯＳ　Ｆ　
ＥＴとによって構成される。半導体基板上において形成
されたメモリセルにおいては、上記キャパシタに蓄積さ
れた電荷が、リーク電流等によって時間とともに減少し
てしまう。このため、常にメモリセルに正確な情報を記
憶させておくためには、メモリセルに記憶されている情
報を、その情報が失われる前に読み出して、これを増幅
して再び同じメモリセルに書込む動作、いわゆるリフレ
ッシュ動作を行う必要がある。例えば、６４にビットの
ダイナミック型ＲＡＭにおけるメモリセルの自動リフレ
ッシュ方式として、ｒ電子技術ｊ誌のＶｏ１２３、Ｎｏ
　３のｐｐ３０〜３３に示されている自動リフレッシュ
回路が公知である。すなわち、ダイナミック型ＲＡＭに
、リフレッシュ制御用の外部端子を設けて、この外部端
子に所定のレベルのリフレッシュ制御信号ＲＥＦを印加
することにより、ダイナミック型ＲＡＭ内の複数のメモ
リセルが自動的にリフレッシュされるオートリフレッシ
ュ機能と、上記リフレッシュ信号ＲＥｉを所定のレベル
にしつづけることにより内蔵のタイマー回路を作動させ
て、一定周期毎に上記リフレッシュ動作を行うセルフリ
フレッシュ機能とが設けられている。

〔発明が解決しようとする問題点〕

上記のような自動リフレッシュ回路においては、全ての
メモリセルに対して同じ周期によってリフレッシュ動作
を行うものであるので、ワーストケースを考慮した約２
葛ないし４ａｍ程度の極く短いリフレッシュ周期が選ば
れる。ダイナミック型ＲＡＭにあっては、このように極
く短い時間間隔で常にリフレッシュ動作を行うものであ
り、その消費電力の大半は、リフレッシュ動作によるも
となってしまう。

本願発明者は、メモリセルの情報記憶保持時間について
検討した結果、大半のメモリセルにおける情報記憶保持
時間が約４００〜１０００ａａ程度と大きく、複数個の
限られたメモリセルのみがプロセス不良等により落ちこ
ぼれ的に数肥程度に悪くなっていることを見い出した。

そこで、本願発明者は、メモリセルの情報記憶保持時間
に見合うようにそのリフレッシュ周期を異ならせること
を考えた。

この発明の目的は、低消費電力化を図ったダイナミック
型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数のメモリアレイのうち、選択されるメモ
リセルが存在するメモリアレイのセンスアンプのみを動
作状態とする構成とし、落ちこぼれ的な不良メモリセル
が存在するワード線のアドレスをアドレス記憶回路に記
憶させておき、ロウアドレス信号と上記記憶されたアド
レス信号とを比較し、その一致検出出力により複数のメ
モリアレイに対してワード線及びセンスアンプの動作を
指示するようにするものである。

〔作　用〕

上記した手段によれば、複数のメモリアレイにおいて共
通のアドレスに対する９７１７９１６作毎に、上記落ち
こぼれ的な不良メモリセルに対するリフレッシュが行わ
れることによって、その周期を実質的に短くできる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配直にはり合わせて描かれており、公知のＣＭＯ
３（相補型ＭＯ３）集積回路技術によって、特に制限さ
れないが、１個の単結晶シリコンから成るような半４体
基板上に形成される。

ＲＡ　Ｍを構成する種々の回路は、後の説明から明らか
となるように、ロウ系及びカラム系タイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧからそれぞれ発生される種々の夕・
イミング信号によってそれぞれの動作が制御される。し
かしながら、第１図においては、図面が複雑になること
を防ぐためにロウ系及びカラム系タイミング発生回路Ｒ
−ＴＯ，Ｃ−ＴＧと種々の回路との間に設けられるべき
信号線は省略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭＯないしＭ３を持つ、メモ
リアレイＭＯないしＭ３のそれぞれは、折り返しビット
線（データ線）方式をもって構成される。それ故に、各
メモリアレイＭＯないしＭ３は、それぞれ対とされるべ
き複数のデータ線、すなわち複数の相補データ線と、そ
れぞれのデータ入出力端子がそれぞれに対応されたデー
タ線に結合される複数のダイナミック型メモリセルと、
それぞれダイナミック型メモリセルの選択端子が結合さ
れる複数のワード線とを持つ。データ線は、第１図にお
いて図示されていないけれども、同図の横方向に延長さ
れる。ワード線は、同図の縦方向に延長される。

メモリアレイＭＯないしＭ３は、それぞれ同じ数のメモ
リセルがマトリックス配置されることによって同じ記憶
容量を持つようにされる。各メモリアレ・（ＭＯないし
Ｍ３の相補データには、それぞれセンスアンプＳＡＯな
い、ＪＳＡ３の入出力ノードに結合される。

センスアンプＳＡＯないしＳＡ３は、ロウアドレススト
ローブ信号ＲＡＳに基づいて形成されるセンスアンプの
活性化タイミング信号と、ロウ系のアドレス信号ａｉ　
Ｌ　　ａｉの解読信号に応じでロウ系タイミング発生回
路Ｒ−ＴＧから出力されるタイミング信号φｐａｏない
しφｐａ３により、選択されるメモリセルが存在するメ
モリアレイＭＯないしＭ３に対応したもののみが動作状
態にされる。なお、第１図の回路ブロックとしてのセン
スアンプＳＡＩないしＳＡ３には、それぞれプリチャー
ジ回路、ダミーセル及びアクティブリストア回路等が含
まれていると理解されたい。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファＲ
−ＡＤＨ，カラムアドレスバッファＣ−ＡＤＢ、　　ロ
ウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３，
カラムアドレスデコーダＣ−ＤＣＲ１〜２．カラムスイ
ッチ回路ＣＷＯないしＣＷ３から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧから発生されるタイミング信号によ
って制御される。

ロウアドレスバッファＲ−ＡＤＢ及びカラムアドレスバ
ッファＣ−ＡＤＢの入力端子が結合されたＲＡＭの外部
端子には、アドレスマルチプレクス方式に従って外部ロ
ウアドレス信号ＡＸＯ−ＡＸｉ及びカラムアドレス信号
ＡＹＯ〜ＡＹｉが時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御のためのタイミング信号がロウ系タイミング発生
回路Ｒ−ＴＧから発生されると、それに応答して外部ロ
ウアＶレス信号ＡＸＯ〜ＡＸｉを取り込む。その結果と
して、ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３に供給されるべきロウ系の内部相補アドレス信号
ａｘＱ〜ａｘｉがアドレスバッファＲ−ＡＤＢがら出力
駆動回路Ｒ−ＤＲＶを介して出力される。

カラムアドレスバッファＣ−ＡＤＢは、カラムアドレス
ストローブ信号ＣＡＳの発生に同期してカラム系タイミ
ング発注回路Ｃ−ＴＧから同様なタイミング信号が発生
されると、それに応答して外部カラムアドレス信号を取
り込み、出力駆動回路Ｃ−ＤＲＶを介してカラムアドレ
スデコーダＣ−ＤＣＲＩに供給されるべきカラム系の内
部相補アドレス信号ａｙＯ−ａｙｉを出力する。

ロウアドレスデコーダＲ−ＤＣＲＱないしＲ−ＤＣＲ３
は、第１図においてメモリアレイＭＯないしＭ３の下側
に配置され、それぞれの出力端子が対応するメモリアレ
イのワード線に及びダミーワード線に結合されている。

これらロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３は、それぞれの動作が、ロウ系タイミング発生回
路Ｒ−ＴＧから発生されるワード線選択タイミング信号
φＸによって制御され、そのタイミング信号φＸに同期
してワード線選択信号及びダミーワード線選択信号を出
力する。

従って、各メモリアレイＭＯないしＭ３のワード線は、
ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３
によって形成されたワード線選択信号がそれぞれ供給さ
れることによって選択される。この場合、各ロウアドレ
スデコーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、全ピン
トのロウアドレス信号ａＸＯないしａｘｉを受けて、そ
れを解読する。これにより、メモリアレイＭＯないしＭ
４のうち、選択されるべきメモリセルが存在する１つの
メモリアレイに対してのみ１つのロウアドレスデコーダ
によるワード線及びダミーワード線の選択動作が行われ
、残り３つのメモリアレイは、ワード線が非選択（プリ
チャージ状態）のままにされる。

カラムアドレスデコーダＣ−ＤＣＲ１は、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲ１は、図示のようにメモリアレイの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリアレイ
ーヒに延長されてカラムスイッチ回路ＣＷＯないしＣＷ
３に結合されている。カラムアドレスデコーダＣ−ＤＣ
Ｒｌは、それ自体本発明に直接関係が無いのでその詳細
を図示しないが、各データ線選択線にそれぞれ出力を与
える複数の単位回路から成る。

カラムスイッチ回路ＣＷＯないしＣＷ３は、メモリアレ
イＭＯないしＭ３に対応されて設けられた共通データ線
と相補データとの間にそれぞれ設けられ、それぞれカラ
ムアドレスデコーダＣ−ＤＣＲＩによって形成されたデ
ータ線選択信号が共通に供給される。

上記４対の共通データ線の中から一対（１ビツト）の信
号の選択を行うため、メモリアレイＭＯないしＭ３に対
応された４対の共通データ線と、データ入力バッファＤ
ＩＢの出力端子及びデータ出力バッファＤＯＢの入力端
子との間に第２のカラムスイッチ回路ＣＷ２Ｌ及びＣＷ
２Ｒが設けられている。これらの第２のカラムスイッチ
回路ＣＷ２ＬとＣＷ２Ｒは、それぞれの動作が第２のカ
ラムアドレスデコーダ回路ＤＣＲ２によって形成される
選択信号によって制御される。

上記データ入力バッファＤＩＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｈから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２のカラムスイッチ回路ＣＷ２Ｌ又はＣ
Ｗ　２　Ｒに供給する。データ入力バッファＤＩＢは、
それが非動作状態にｒかれているとき、高出力インピー
ダンス特性を示す。

データ出力バッファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記第２のカラムスイッ
チ回路ＣＷ２Ｌ又はＣＷ２Ｒを通して出力された読み出
し信号を受けて、これを増幅して外部端子Ｄｏｕｔへ送
出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＧは、外部端子から供給されるカラ
ムアトし・スストロープ信号ＣＡＳ及びライトイネーブ
ル信号Ｖ／　Ｅを受けることによって書き込み／読み出
しモードの識別と、それに応じたカラム系及び上記種々
のタイミング信号を形成する。

ロウ系タイミング発生回路Ｒ−ＴＧは、外部端子から供
給されるロウアドレスストローブ信号Ｒでと、メモリア
レイＭＯないしＭ３を指示する２ビツトのアドレス信号
ａｔ−１，ａｉ及び内部ＣＡＳ信号を受けることによっ
て、ロウ系の各種タイミング信号を形成する。この実施
例に従うと、上記のように４つのメモリアレイＭＯない
しＭ３のうち、選択されるべきメモリセルが存在するも
ののみに対してワード線及びダミーワード線が選択状態
にされる。それ故、センスアンプＳＡＯないしＳＡ３を
選択的に活性化させるタイミング信号φｐａＯないしφ
ｐａ３が必要とされる。このようなタイミング信号φｐ
ａｏないしφｐａ３を発生するために上記アドレス信号
ａｔ−１，ａｉが利用される。また、内部ＣＡＳ（６号
は、リフレッシュモードの識別に利用される。すなわち
、ロウアドレスストローブ信号ＲＡＳがハイレベルから
ロウレベルにされるタイミングで、ＣＡＳ信号のレベル
がハイレベルならそれを判定してリフレッシュ信号ＲＥ
Ｆを出力する＜ＣＡＳ、：：フォワーＲＡ　Ｓ　ＩＪフ
レッシュ）。

リフレッシュ制御回路ＲＥＦＣは、リフレッシュ用アド
レスカウンタ回路を含んでいる。リフレッシュ制御回路
ＲＥＦＣは、上記レフシュ信号ＲＥＦが供給されると起
動され、リフレッシュ用アドレス信号ａｘＱ’　〜ａｘ
ｉ’　をロウアドレスバッファＲ−ＡＤＢに供給する。

ロウアドレスバッファＲ−ＡＤＢは、入力にマルチプレ
クサ機能を持ち、上記リフレッシュモードのときには、
その入力が外部アドレス端子（ＡＸＯ〜ＡＸｉ）から上
記リフレッシュ用アドレス端子（ａＸＯ”〜ａｘｉ’）
に切り換えられる。

この実施例では、前述のようにその記憶時間が短（され
た落ちこぼれ的な不良メモリセルのワード線に対応した
ロウアドレスを記憶するアドレス記ｊＱ回路と、この不
良アドレス信号と、アクセスないしりフレッシュのため
にアドレスバッファＲ−ＡＤＢから供給されたアドレス
信号とを比較して記憶された落ちこぼれ的な不良アドレ
スが人力されたことを検出するアドレス比較回路とから
なるアドレス検出回路Ｒ−ＡＣが設けられる。このアド
レス検出回路Ｒ−ＡＣは、落ちこぼれ的な不良アドレス
に対するメモリアクセス又はリフレッシュを検出して、
上記４つのメモリアレイＭＯないしＭ３の全てを同時に
選択状態にさせる。このような同時選択を可能にするた
め、上記記憶回路に記憶されるアドレス信号は９、上妃
各メモリアレイＭＯないしＭ３に共通に用いられる下位
と７）（メモリアレイＭＯないしＭ３を選択するための
アドレス信号ａ　ｉ−１とａｉを除いたビット）とされ
る。これによって、１つの落ちこぼれ的な不良アドレス
は、他の３つのメモリアレイにおいて落ちこぼれ的な不
良メモリセルが存在するか否かとは無関係に共通のアド
レスとして記憶される。

特に制限されないが、この実施例では、高速動作化のた
めに、言い換えるならば４．アドレスバッファの出力負
荷容量を減らすとともに、冗長回路に供給されるアドレ
ス信号の伝達速度を早くするために、上記アドレス比較
回路Ｒ−ＡＣは、ロウアドレスバッファＲ−ＡＤＢとそ
の出力駆動回路Ｒ−ＤＲＶとの間に配置される。

また、特に制限されないが、上記アドレス比較回路Ｒ−
ＡＣに含まれる落ちこぼれ的な不良アドレスの記憶回路
は、ポリシリコン層を利用したヒユーズ手段を用いた記
憶回路から構成される。このため、ヒユーズ手段の選択
的な切断（溶断）のために、上記アドレスバッファＲ−
ＡＤＢを通したアドレス信号がそれぞれ利用される。

第２図には、上記アドレス比較回路Ｒ−ＡＣを構成する
イネーブル回路及び単位回路の具体的一実施例の回路図
が示されている。

以下の説明において、特に説明しない場合、ＭＯＳＦＥ
Ｔ　（絶縁ゲート型電界効果トランジスタ）はＮチャン
ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔである。なお、同図において
、チャンネル部分に矢印が付加されたＭＯＳ　Ｆ　ＥＴ
はＰチャンネル型である。

上記１つの冗長回路は、上記のような下位ビットのアド
レス信号のビット数に応じた数だけのアドレスの記憶回
路及びアドレス比較回路からなる単位回路ＵＡＣＯと、
１つのイネーブル回路とにより構成される。

端子Ｐ１〜Ｐ４は、上記落ちこぼれ的な不良アドレスを
書込むためのプログラム用電圧供給端子であり、所定の
落ちこぼれ的な不良アドレスを書込むときに、端子ＰＬ
、Ｐ３には電源電圧Ｖｃｃが与えられ、端子Ｐ２．Ｐ４
には回路の接地電位が与えられる。

上記イネーブル回路は、次の各回路素子により構成され
る。負荷ＭＯ３ＦＥＴＱＩと駆動ＭＯ３Ｆ　Ｅ　１”　
Ｑ　２とはインバータを構成し９負荷ＭＯ３Ｆ’　Ｅ　
Ｔ　Ｑ　１のドレイン、ゲートは、端子Ｐ３に接続され
る。このインバータの出力は、こユーズＦ１を切断させ
る駆動ＭＯ３ＦＥＴＱ３のゲートに接続される。このＭ
Ｏ３ＦＥＴＱ３のドレインと端子Ｐ１との間にヒユーズ
Ｆ１が設けられ、そのソースは端子Ｐ２に接続される。

また、上記ＭＯＳ　Ｆ”　Ｅ　Ｔ　Ｑ　２のゲートは、
端子Ｐ４に接続される。

上記端子Ｐ４と電源電圧ＶｃｃＯ間には抵抗Ｒ２が設け
られている。上記ヒユーズＦ１は、！　！、：　ｆｔ１
Ｊ　ＩＩ］ｌされないが、ポリシリコンによって構成さ
れている。所定の不良アドレスを書込むときに、端子Ｐ
１、Ｐ３には電源電圧Ｖｃｃが与えられ、端子Ｐ２゜Ｐ
４には回路の接地電位が与えられる。この結果、上記イ
ンバータの出力はハイレベルとなり、駆動ＭＯ３ＦＥＴ
０．３がオン状態にされるため、ヒユーズＦ１が自動的
に切断される。

このヒユーズＦ１が溶断しているか否かを判別するため
に、次のＣＭＯＳインバータ及びラッチ回路が設けられ
ている。

ＣＭ　ＯＳナントゲート回路Ｇ１と０２の出力と一方の
入力とが互いに交差結線されることによりラッチ回路が
構成される。

上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　’３ドレイン出力は、
ＣＭＯＳインバータ回路Ｎ１人力と上記ランチ回路を構
成する一方のナントゲート回路Ｇ２の他方の入力に供給
される。上記ＣＭ　ＯＳインバータ回路Ｎ１の出力は、
上記う・ンチ回路を構成する他方のナントゲート回路Ｇ
１の他方の入力と上記駆動ＭＯ５ＦＥＴＱ３に並列形態
とされた帰還用のＭＯＳＦＥＴＱ４のゲートに伝えられ
る。上記他方のナントゲート回路Ｇ２の出力は、ＣＭＯ
Ｓインバータ回路Ｎ２の入力に供給される。このＣＭ　
ＯＳインバータ回路Ｎ２の出力からイネーブル（、Ｗ号
φｋが出力される。

上記落ちこぼれａ痕了不良アドレスの単位回路ＵＡＣＯ
は、次の各回路素子によって１１４成される。

落らこぼれ的な不良アドレスの配位回路は、上記、イネ
ーブル回路と同様なＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　５ない
しＱ９及びヒユーズＦ２と、ＣＭＯＳインバータ回路Ｎ
３及びランチ形態のＣＭＯＳナントゲート回路Ｇ３．Ｇ
４から構成される。」−記不良アドレスの書込みのため
に、アドレスノぐソファＲ−ＡＤＢかろ送出される非反
転のアドレス信号ａＯは、インバータを構成する駆動Ｍ
Ｏ３ＦＥＴＱ６と並列形態とされたＭＯ３ＦＥＴＱ７の
ゲートに供給される。所定の不良アドレスを書込むとき
に、上記のように端子ＰＩ、Ｐ３には電源電圧Ｖｃｃが
与えられ、端子Ｐ２．Ｐ４には回路の接地電位が与え゛
られている。書込むべき上記不良アドレス信号ａＯかハ
・ｃレベルならＭＯ３ＦＥＴＱ７はオン状態にされる。

これにより、ヒユーズＦ２に結合され人、′凭−動Ｍ　
ＯＳ　Ｆ　Ｅ噌ＣＴＱ８がオフ状態にされるため、ヒユ
ーズｒパ２に切断電流が流れないことより、ヒユーズＦ
２の切断が行われない。上記不良アドレス信号ａＯがロ
ウレベルならＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　７はオフ状態
にされる。これにより、ヒユーズＦ２に結合された駆動
ＭＯＳ　Ｆ　Ｅ’Ｔ’　Ｑ　Ｂがオン状態にされるため
、ヒユーズＦ２に切断電流が流れることになり、ヒユー
ズＦ２の切断が行われる。

上記ヒユー・ズＦ２が切断されているη）否かを判別す
るために、上記同様なＣＭＯＳインバータ回路ト（３と
その帰還用ＭＯ３ＦＥＴＱ９及びラッチ形態にされたナ
ントゲート回路Ｇ３．Ｇ４が設けられている。

上記不良アドレスに対応された１ビット分のアドレス比
較回路は、直列形態とされたＰチャンネルＭｏ　Ｓ　Ｆ
　Ｅ’ｒ’Ｑ　１０．０．１１とＮチャンネルＭｏ３Ｆ
ＥＴＱＩ２．Ｇ１３及びＰナヤン皐ルＭＩＪＳＦＥＴＱ
１４．Ｇ１５とＮチャンネルＭｏ５ＦＥＴＱＩ　６．Ｑ
ｌ　７と、ＣＭＯＳインバータ回路Ｎ４とにより構成さ
れる。上記２つの直列ＭＯ３ＦＥＴ回路におけるＭＯ３
ＦＥＴＱＩ　１とＧ１２の接続点及びＭＯ３ＦＥＴＱＩ
　５とＧ１６の接続点は、共通接続されて出力端子ＣＯ
とされる。

アドレスバッファＲ−ＡＤＢ　（又はＣ−ＡＤＢ）から
出力される非反転のアドレス信号ａＯは、一方の直列Ｍ
ＯＳ　Ｆ　ＥＴ回路におけるＭＯ３ＦＥＴＱＩ　１．Ｑ
ｌ　２のゲートに供給される。これと対応された他方の
直列Ｍ　ＯＳ　ＦＥ　Ｔ回路におけるＭＯ３ＦＥＴＱＩ
　５．Ｑｌ　６のゲートには、インバータ回路Ｎ４によ
り反転されたアドレス信号τ０が供給される。

ヒユーズＦ２の切断の有無に従った不良アドレス信号ａ
Ｏ゛とａＯ゛は上記２つの直列ＭＯＳＦＥＴ回路におけ
る残りのＭＯＳＦＥＴＱＩＯとＧ１７及びＧ１３とＧ１
４のように、ＰチャンネルＭＯＳ　Ｆ　ＥＴとＮチャン
ネルＭＯＳ　Ｆ　ＥＴに対して交差的に供給される。上
記同様な単位回路ＵＡＣＯが残りのアドレス信号ａ１〜
ａｉ−２に対しても同様に設けられる。

今、不良アドレスとして、アドレス信号ａＯをハイレベ
ルとして（論理“１′）を記憶させた場合、言い換える
ならば、ヒユーズＦ２が切断されていない場合、ＣＭＯ
Ｓラッチ回路を構成するナントゲート回路Ｇ３の出力ａ
Ｏ′はハイレベル９ナントゲート回路Ｇ４の出力ａＯ”
はロウレベルになる。したがって、ＮチャンネルＭＯＳ
　Ｆ　ＥＴＱ１７とＰチャンネルＭＯ３ＦＥＴＱ１４と
がオン状態になっている。

メモリアクセスないしリフレッシュモードにより入力さ
れたアドレス信号ａＯがロウレベルならＰチャンネルＭ
Ｏ３ＦＥＴＱＩ　Ｏがオン状態に、インバータ回路Ｎ４
で反転されたアドレス信号τ０のハイレベルによりＮチ
ャンネルＭＯ３ＦＥＴＱ１６がオン状態にされる。この
ように、両アドレス信号が不一致のときには、上記オン
状態のＮチャンネルＭＯＳＦＥＴＱ１６．Ｑｌ７とによ
りロウレベル（論理“０”）の出力信号ＣＯが送出され
る。

メモリアクセスないしリフレッシュモードにより入力さ
れたアドレス信号ａＯがハイレベルならＮチャンネルＭ
Ｏ３ＦＥＴＱＩ　２がオン状態に、インバータ回路Ｎ４
で反転されたアドレス信号ａＯＯロウレベルによりＰチ
ャンネルＭＯＳ　Ｆ　ＥＴＱ１５がオン状態にされる。

このように、両アドレス信号が一致のときには、上記オ
ン状態のＰチャンネルＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５
とによりハイレベル（論理“１”）の出力信号ＣＯが送
出される。残りのアドレス信号ａ１〜ａｔ−２に対応し
た上記回路から出力信号Ｃ１〜ｃｉ−２が送出される。

上記アドレス信号の全ビットについて、上記ハイレベル
（論理“１”）の一致出力信号ＣＯ〜Ｃ１−２と、イネ
ーブル信号φにの論理“１″とが得られたとき、論理和
回路Ｇ５の出力により、上記不良アドレスの検出が行わ
れ、各ロウアドレスデコーダＲ−ＤＣＲＯないしＲ−Ｄ
ＣＲ３及びロウ系タイミング発生回路Ｒ−ＴＧに対して
上位２ビツト（ａｉ−１，ａｉ）をアクティブとみなす
信号ＡＲを発生する。これにより、各ロウアドレスデコ
ーダＲ−ＤＣＲＯないしＲ−ＤＣＲ３は、下位ビットの
アドレスａＯないしａ　ｉ−２に対応したワード線及び
ダミーワード線の選択、信号を形成する。また、ロウ系
タイミング発生回路Ｒ−ＴＧは、タイミング信号φｐａ
Ｏないしφｐａ３を同時にアクティブにするものである
。

これにより、例えばメモリアレイＭＯの特定のワード線
に落ちこぼれ的な不良メモリセルが存在する場合、リフ
レッシュ（メモリアクセス時も同様）において、他のメ
モリアレイＭ１ないしＭ３のリフレッシュ動作のときに
も、上記ワード線に対応したアドレスのワード線に結合
されたメモリセルのリフレッシュが行われる時に同時に
リフレッシュされる。この結果、落ちこぼれ的な不良メ
モリセルのリフレッシュ周期は、他のメモリセルの１／
４に短くされる。言い換えるならば、上記落ちこぼれ的
なメモリセルを基準にして考えると、他のメモリセルは
４倍の長い周期によってそのリフレッシュ動作が行われ
ることになる。これによって、上記４つのメモリアレイ
をそれぞれ逐次選択する場合には、１／４と大幅に消費
電力を低減できるものとなる。

なお、イネーブル信号φには、その論理“Ｏ”出力によ
り上記信号ＡＲの発生を禁止する。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）複数のメモリアレイのワード線を選択的に選択状
態にし、センスアンプを動作状態にすることによって、
リフレッシュ周期を長くしておいて、落ちこぼれ的な不
良メモリセルが存在するワード線のアドレスを各メモリ
アレイの共通のアドレスとして記憶しておいて、それが
指定されたときには全てのメモリアレイとセンスアンプ
を動作状態にする。これによって、落ちこぼれ的なメモ
リセルの救済とリフレッシュ周期を長くすることができ
るから、消費電力を大幅に低減できるという効果が得ら
れる。

（２）落ちこぼれ的な不良メモリセルのアドレス検出回
路を対応するアドレスバッファに隣接して配置すること
より、アドレスバッファと記憶回路及び／又はアドレス
比較回路の間の信号線が最短距離を持って構成できる。

これにより、上記信号線の寄生容量を最小にできるから
アドレスバッファから見た出力負荷容量が軽減されるた
め、その動作の高速化が可能となるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、メモリアレイ
の数は、２″であれば何であってもよい。また、メモリ
アレイを複数組に分割して、分割された複数のメモリア
レイをそれぞれ１つとみなし′て、さらにその内部を４
組（２”であればよい）に分けて、上記同様なりフレッ
シュのための選択を行うようにするものであってもよい
。例えば、第１図において、メモリアレイＭＯとＭｌを
１組（１つのメモリアレイとみなす）とし、Ｍ２とＭ３
を他の組として分割し、それぞれ組毎に上記同様な選択
動作を行うようにするものであってもよい。この場合に
は、落ちこぼれ的なメモリセルのリフレッシュ周期を基
準にすると、リフレッシュ周期を２倍に長くできる。

また、メモリアレイＭＯに不良ビットがある場合、メモ
リアレイＭ１〜Ｍ３のいずれか１つのアレイとＭＯの２
つが選択されるようにしてもよい。すなわち、選択され
るメモリアレイは、全アレイである必要はなく、少なく
とも不良ビットを含みメモリアレイと選択されたメモリ
セルの存在するメモリアレイが選択され、そのセンスア
ンプが動作状態とされるものであってもよい。また、落
ちこぼれ的な不良アドレスの記憶回路は、所定の配線を
レーザー光線を利用して選択的に切断するもの等何であ
ってもよい。落ちこぼれ的な不良アドレスの記憶回路及
びアドレス比較回路は、上記ＣＭＯＳ回路の他、Ｎチャ
ンネルＭＯＳＦＥＴ　（又はＰチャンネルＭＯＳ　Ｆ　
ＥＴ）のみによって構成されるものであってもよい。

ダイナミック型ＲＡＭの各回路ブロックの具体的回路構
成は、種々の実施形態を採ることができるものである。

例えば、外部端子から供給するアドレス信号は、それぞ
れ独立した外部端子からロウアドレス信号とカラムアド
レス信号とを同時に供給するものとてもよい。メモリア
レイの構成は、例えば、１Ｍビットのような大記憶容量
化を図る場合、第１図において、カラムデコーダを中心
にし右側にも同様なメモリアレイ及びロウアドレス選択
回路を設けるもの、あるいはロウデコーダを中心して下
側にも同様なメモリアレイを設けるもの等種々の実施形
態を採ることができる。また、リフレッシュ用のアドレ
ス信号は、外部端子から供給されてもよい。

この発明は、リフレッシュ動作を必要とするダイナミッ
ク型ＲＡＭに広く利用できる。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、複数のメモリアレイのワード線を選択的
に選択状態にし、センスアンプを動作状態にすることに
よって、リフレッシュ周期を長くしておいて、落ちこぼ
れ的な不良メモリセルが存在するワード線のアドレスを
各メモリアレイの共通のアドレスとして記憶しておいて
、それが指定されたときには複数のメモリアレイとセン
スアンプを動作状態にすることによって、落ちこぼれ的
なメモリセルの救済とリフレッシュ周期を長くすること
ができる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す内部構成ブロック図、第２図は、そのアドレ
ス検出回路を構成する単位回路の一実施例を示す回路図
である。 ＭＯ〜Ｍ３・・メモリアレイ、５ＡＯ−３Ａ３・・セン
スアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、ＣＷ
Ｏ−ＣＷ３・・カラムスイッチ、Ｃ−ＡＤＢ・・カラム
アドレスバッファ、Ｒ−ＤＣＲＯ〜Ｒ−ＤＣＲ３・・ロ
ウデアドレスコーダ、Ｃ−ＤＣＲＩ、ＣＤＣＲ２・・カ
ラムデコーダ、Ｒ−ＴＧ・・ロウ系タイミング発生回路
、Ｃ−ＴＧ・・カラム系タイミング発生回路、Ｒ−ＡＣ
・・アドレス検出回路、ＤＩＢ・・データ人カバソファ
、ＤＯＢ・・データ出カバソファ 代理人弁理士　小川　勝馬　、二へ１ ．１１

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリアレイのうち選択されるメモリセルが
   存在するメモリアレイのワード線選択動作を行うロウア
   ドレス選択回路と、上記メモリアレイの選択動作に応じ
   て活性化されるセンスアンプと、記憶回路に記憶された
   アドレス信号とメモリアレイの選択のために供給される
   アドレス信号とを比較し、その一致検出出力により複数
   のメモリアレイに対して選択状態を指示するアドレス検
   出回路とを含むことを特徴とするダイナミック型ＲＡＭ
   。 ２、上記メモリアレイの選択のために供給されるアドレ
   ス信号は、内部回路に形成されるリフレッシュ用アドレ
   ス信号を含むものであることを特徴とする特許請求の範
   囲第１項記載のダイナミック型ＲＡＭ。 ３、上記アドレス記憶回路は、ヒューズ手段の選択的な
   切断によリアドレス信号の記憶を行うものであることを
   特徴とする特許請求の範囲第１又は第２項記載のダイナ
   ミック型ＲＡＭ。