JPS62184700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したダイナミック型ＲＡＭ　（
ランダム・アクセス・メモリ）に利用して有効な技術に
関するものである。

〔従来の技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路（予備メモリアレイ）のような付加回路が設けら
れる。

上記冗長回路を付加したダイナミック型ＲＡＭの例とし
て、日経マグロウヒル社１９８０年７月２１日付１日経
エレクトロニクスｊの頁１８９〜頁２０１がある。

〔発明が解決しようとする問題点〕

上記記憶回路は、例えばポリシリコンによって形成され
たヒユーズ手段を用いて、それを電気的に溶断（切断）
させることにより、その記憶を行う。上記不良アドレス
の記憶回路や、不良アドレスヘのアクセスを検出するた
めのアドレス比較回路は、１つにまとめられて半導体チ
ップの空きエリアに配置されるものである。このため、
アドレスバッファと比較的長い距離をもって配置される
ことになる。したがって、アドレスバッファと冗長回路
との間の信号線が長くされるため、アドレスバッファ側
から見た負荷容量が増大し、その動作速度が遅くなって
しまう。また、上記比較的長い信号線により伝達される
内部アドレス信号を受けて、不良アドレスヘのアクセス
を検出するものである。このため、メモリアクセス動作
は、常に冗長回路が不良アドレスヘのアクセスを検出す
るか否かの出力信号を待ってデコーダ回路を動作させる
必要があり、上記冗長回路に伝達されるアドレス信号の
遅延によってその分動作速度が遅くなってしまう。

この発明の目的は、冗長回路を備えつつ、高速動作化を
図った半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、アドレスバッフ１から供給される内部アドレ
ス信号と記憶された不良アドレス信号とを受けて、予備
メモリアレイに切り換える冗長回路を上記アドレスバッ
ファに隣接して配置するものである。

〔作　用〕

上記した手段によれば、アドレスバッファと冗長回路が
隣接して配置されるため、アドレスバッファ側からみた
出力配線長を短くできることによってその負荷容量を軽
減でき、冗長回路にアドレス信号を高速に伝達できる。

これによって１、高速動作化を実現できる。

〔実施例〕

第１図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置にはり合わせて描かれており、半導体集積回
路波゛術によって、特に制限されないが、１個の単結晶
シリコンから成るような半導体基板上に形成される。

特に制限されないが、この実施例は、シェアードセンス
方式のダイナミック型ＲＡＭに向けられている。ＲＡＭ
を構成する種々の回路は、後の説明から明らかとなるよ
うに、ロウ系及びカラム系タイミング発生回路Ｒ−ＴＧ
、Ｃ−ＴＧからそれぞれ発生される種々のタイミング信
号によってそれぞれの動作が制御される。しかしながら
、第１図においては、図面が複雑になることを防ぐため
にロウ系及びカラム系タイミング発生回路Ｒ−ＴＧ、Ｃ
−ＴＯと種々の回路との間に設けられるべき信号線は省
略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭＩＬ、Ｍ１Ｒ，Ｍ２Ｌ及び
Ｍ２Ｒを持つ。メモリアレイＭＩＬないしＭ２Ｒのそれ
ぞれは、折り返しビット線（データ線）方式をもって構
成される。それ故に、各メモリアレイは、それぞれ対と
されるべき複数のデータ線、すなわち複数の相補データ
線と、それぞれのデータ入出力端子がそれぞれに対応さ
れたデータ線に結合される複数のダイナミック型メモリ
セルと、それぞれダイナミック型メモリセルの選択端子
が結合される複数のワード線とを持つ。

データ線は、第１図において図示されていないけれども
、同図の横方向に延長される。ワード線は、同図の縦方
向に延長される。

メモリアレイＭＩＬとＭＩＲの相互、及びＭ２ＬとＭ２
Ｒの相互は、それぞれ対とされている。

この実施例に従うと、対のメモリアレイのそれぞれのデ
ータ線は、互いに実質的に等しいデータ線容量を持つよ
うにされる。データ線容量を互いに実質的に等しくさせ
るため、特に制限されないが、メモリアレイＭＩＬない
しＭＩＲの相互は、互いに同じ構成、すなわち、互いに
等しい数のデ−タ腺、メモリセル及びワード線を持つよ
うにされる。

対のメモリアレイＭ　Ｉ　ＬとＭＩＲとの間には、これ
らのメモリアレイによって選択的に利用されるセンスア
ンプＳＡＩが設けられている。メモリアレイＭＩＬとセ
ンスアンプＳＡＩとの間には、それらの相互を選択的に
結合させるためのスイッチ回路５ＷＩＬが設けられ、同
様に、メモリアレイＭＩＲとセンスアンプＳＡＩとの間
には、それらの相互を選択的に結合させるためのスイッ
チ回路５ＷＩＲが設けられている。他の対のメモリアレ
４　Ｍ　２　ＬとＭ２Ｒとの間にも、同様なセンスアン
プＳＡ２及びスイッチ回路ＳＶ／２１．＆び５Ｗ２Ｒが
設けられている。

スイッチ回路５ＷＩＬないし５Ｗ２Ｒは、それぞれの動
作がロウ系タイミング発生回路Ｒ−ＴＯから出力される
タイミング信号ｓｈ、ｓｌによって制御される。

１つのセンスアンプ、例えばＳＡＩに対応された２つの
スイッチ回路ＳＷＩ　Ｌと５ＷＬＲは、基本的には、メ
モリのアクセスの開始において、その一方がオフ状態に
される。これによって、一対のメモリアレイＭＩＬとＭ
ＩＲのうちの一方がセンスアンプＳＡＩから切り離され
、他方がセンスアンプＳＡＩと結合されたままとされる
。言い換えると、一方のメモリアレイにおける各対のデ
ータ線がセンスアンプＳＡＩから切り離され、他方のメ
モリアレイにおける各対のデータ線がセンスアンプＳＡ
Ｉに結合されたままとされる。

上記センスアンプＳＡＩ及びＳＡ２は、ロウ系タイミン
グ発生回路Ｒ−ＴＧから出力されるタイミング信号によ
ってそれぞれの動作が制御される。

なお、第１図の回路ブロックとしてのセンスアンプＳＡ
ＩとＳＡ２には、プリチャージ回路、ダミーセル及びア
クティブリストア回路等が含まれていると理解されたい
。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ。アドレス選択回路は、ロウアドレスバッファＲ
−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＢ、　ロウ
アドレスデコーダＲ−ＤＣＲＩ　Ｌ〜２Ｒ，カラムアド
レスデコーダＣ−ＤＣＲ１〜２．カラムスイッチ回路Ｃ
ＷＩＬ〜２Ｒ等から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧから発生されるタイミング信号によ
って制御される。

ロウ及びカラムアドレスバッファＲ，Ｃ−ＡＤＢの入力
端子が結合されたＲＡＭの外部端子には、アドレスマル
チプレクス方式に従って外部ロウアドレス信号及びカラ
ムアドレス信号が時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＨは、ロウアドレススト
ローブ信号ＲＡＳの発生に同期してアドレス信号取り込
み制御１のための夕・ｆミング信号がロウ系夕・ｆミン
グ発生回路Ｒ−ＴＯから発生されると、それに応答して
外部ロウアドレス信号を取り込む。その結果として、ロ
ウアドレスデコーダＲ−ＤＣＲＩＬないしＲ−ＤＣＲ２
Ｒに供給されるべきロウ系の内部相補アドレス信号がア
ドレス選択回路ＡＤＢから出力駆動回路Ｒ−ＤＲＶを介
して出力される。カラムアドレスバッファＣ−ＡＤＢは
、カラムアドレスストローブ信号ＣＡＳの発生に同期し
てカラム系タイミング発生回路Ｃ−ＴＧから同様なタイ
ミング信号が発生されると、それに応答して外部カラム
アドレス信号を取り込み、出力駆動回路Ｃ−ＤＲＶを介
してカラムアドレスデコーダＣ−ＤＣＲ１に供給される
べきカラム系の内部相補アドレス信号を出力する。

ロウアドレスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣ
Ｒ２Ｒは、第１図においてメモリアレイＭＩＬないしＭ
２Ｒの下側に配置され、それぞれの出力端子が対応する
メモリアレイのワード線に結合されている。これらロウ
アドレスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣＲ２
Ｒは、それぞれの動作が、ロウ系タイミング発生回路Ｒ
−ＴＧから発生されるワード線選択タイミング信号φＸ
によって制御され、そのタイミング信号ψＸに同期して
ワード線選択信号及びダミーワード線選択信号を出力す
る。

従って、各メモリアレイＭＩＬ、ＭＩＲ，Ｍ２Ｌ及びＭ
２Ｒのワード線は、ロウアドレスデコーダＲ−ＤＣＲＩ
Ｌ、Ｒ−ＤＣＲＩＲ，Ｒ−ＤＣＲ２Ｌ及びＲ−ＤＣＲ２
Ｒによって形成されたワード線選択信号がそれぞれ供給
されることによって選択される。この場合、ロウアドレ
スデコーダＲ−ＤＣＲＩ　ＬとＲ−ＤＣＲＩ　Ｒとが適
当な構成にされることによって、対とされるメモリアレ
イＭＩＬとＭＩＲのうちのメモリアレイＭＩＬの１本の
ワード線が選択される時にはメモリアレイＭＩＲのワー
ド線は全て非選択状態にされ、逆にメモリアレイＭＩＲ
の１本のワード線が選択される時にはメモリアレイＭＩ
Ｌのワード線は全て非選択状態にされる。同様にロウア
ドレスデコーダＲ−ＤＣＲ２ＬとＲ−ＤＣＲ２Ｒが適当
な構成にされることによって、他の対とされるメモリア
レイＭ２ＬとＭ２Ｒのワード線も択一的に選択される。

カラムアドレスデコーダＣ−ＤＣＲ１は、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲ１は、図示のようにメモリアレイの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリアレイ
上に延長されてカラムスイッチ回路ＣＷＩＬ及びＣＷＩ
Ｒに結合されている。カラムアドレスデコーダＣ−ＤＣ
Ｒ１は、それ自体本発明に直接関係が無いのでその詳細
を図示しないが、各データ線選択線にそれぞれ出力を与
える複数の単位回路から成る。

カラムスイッチ回路ＣＷＩＬ及びＣ，Ｗ　Ｉ　Ｒは、メ
モリアレイＭＩＬ及びＭＩＲに対応されて設けられた共
通データ線とセンスアンプＳＡＩ、の入出力端子との間
、及びメモリアレイＭ２Ｌ及びＭ２Ｒに対応されて設け
られた共通データ線と、センスアンプＳＡ２の入出力端
子との間にそれぞれ設けられ、それぞれカラムアドレス
デコーダＣ−ＤＣＲＩによって形成されたデータ線選択
信号が共通に供給される。すなわち、上記カラムスイッ
チ回路ＣＷＩＬとＣＷＩＲは、上記カラムアドレスデコ
ーダＣ−ＤＣＲ１によって形成された選択信号を受けて
上記センスアンプＳＡＩとＳＡ２の入出力端子と図示し
ないが縦方向に走る共通データ線とをそれぞれ結合させ
る。

ここで、カラムアドレスデコーダＣ−ＤＣＲ１を構成す
る単位回路は、それが半導体集積回路技術に従って半４
体基板上に形成されたとき、比較的大きいピンチを持つ
ようになる。この実施例に従うと、カラムスイッチ回路
ＣＷＩＬ、ＣＷＩＲのそれぞれは、特に制限されないが
、上記カラムアドレスデコーダ回路Ｃ−ＤＣＲｌを構成
する単位回路の実現可能なピッチを考慮して１つのデー
タ線選択信号に応じて互いに隣接する２対の相補データ
線を２対の相補共通データ線にそれぞれ同時に結合させ
るように構成される。これにより、カラムアドレスデコ
ーダＣ−ＤＣＲ１の各単位回路は、そのピッチが合計４
本のデータ線からなるピッチと一致させられる。この構
成の場合、合計で４ビツトの信号、すなわち、メモリア
レイＭ１■７又はＭＩＲの２ビット信号とＭ２Ｌ又はＭ
２Ｒの２ビット信号が、カラムアドレスデコーダＣ−Ｄ
ＣＲ１とカラムスイッチ回路ＣＷＩＬ及びＣＷＩＲから
なるカラム選択回路によって同時に選択される。特に制
限されないが、この実施例に従うと、合計４ビツトの信
号の中から１ビツトの信号の選択を行うため、メモリア
レイＭｔＬ及びＭＩＲに対応された２対の共通データ線
及びメモリアレイＭ２Ｌ及びＭ２Ｒに対応された２対の
共通データ線と、データ入カバフファＤＩＢの出力端子
及びデータ出力バッフプＤＯＢの入力端子との間に第２
のカラムスイッチ回路ＣＷ　２　Ｉ、及びＣＷ２Ｒが設
けられている。、：れらの第２のカラムスイッチ回路Ｃ
Ｗ２ＬとＣＷ２Ｒは、それぞれの動作が第２のカラムア
ドレスデコーダ回路ＤＣＲ２によって形成される選択信
号によって制御される。

なお、上記のように４ビツトの単位でメモリアレイから
の読み出し、書き込みを行う構成にすると、４ビット単
位のデータアクセス又はニブルモードでのデータの入出
力を行うような機能への変更は、主に第２０カラムスイ
ツチ回路と上記入出力回路部分の構成の変更によって比
較的簡単に可能になる。

上記データ人力バッファＤＩＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｌｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２のカラムスイッチ回路ＣＷ２Ｌ又はＣ
Ｗ２Ｒに供給する。データ入カバソファＤＩＢは、それ
が非動作状態に置かれているとき、高出力インピーダン
ス特性を示す。

データ出カバソファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記第２のカラムスイッ
チ回路ＣＷ２Ｌ又はＣＷ２Ｒを通して出力された読み出
し信号を受けて、これを増幅して外部端子Ｄｏｕｔへ送
出する。

情報の読み出し／書き込み動作を制御するだめのタイミ
ング発生回路Ｃ−ＴＯは、外部端子から供給されるカラ
ムアドレスストローブ（ｆ％ｃ：Ａｓ及びライトイネー
ブル信号ＷＥを受けることによってカラム系及び上記種
々のタイミング信号を形成する。また、タイミング発生
回路Ｒ−’ｉ’　Ｇは、外部端子から供給されるロウア
ドレスストローブ信号ＲＡＳ４受けることによって、ロ
ウ系の各種タイミング信号を形成する。この実施例に従
）と、ロウ系アドレス信号に応じて、スイッチ回路５Ｗ
ＩＬないし５ＷＩＲの動作タイミングｓｈ、ｓｌを変化
させることが必要とされる。それ故にタイミング発生回
路Ｒ−ＴＧは、アドレスバッファＡＤＢから出力される
ロウ系の内部相補アドレス信号の一部を受けるようにさ
れる。

上記各メモリアレイＭＩＬないしＭ−２Ｒにおける欠陥
を救済するため、これらのメモリアレイＭ−ＩＬないし
Ｍ２Ｒ２に対してそれぞれＸ系の予備メモリアレイＭＸ
ＩＬないしＭＸ２Ｒと、Ｙ系の予備メモリアレイＭＹＩ
ＬないしＭＹ２Ｒがそれぞれ設けられる。これらのＸ系
の予備メモリアレイＭＸＩＬないしＭＸ２Ｒと、Ｙ系の
予備メモリアレイＭＹＩＬないしＭＹ２Ｒへの切り喚え
を行うため、不良ビットアドレスを記憶するアドレス記
憶回路と、この不良アドレス信号と、アクセスのために
アドレスバッファＲ−ＡＤＢ及びＣ−ＡＤＢから供給さ
れたアドレス信号とを比較して記憶された不良アドレス
が入力されたことを検出するアドレス比較回路とからな
る冗長回路Ｒ−ＡＣ及びＣ−ＡＣが設けられる。これら
の冗長回路Ｒ−ＡＣ及びＣ−ＡＣは、不良アドレスに対
するメモリアクセスを検出して、対応されたアドレスデ
コーダＲ−ＤＣＴＩＬないしＲ−ＤＣＲ２Ｒ及びＣ−Ｄ
ＣＲｌの選択動作を禁止させる信号を形成するとともに
、上記予備メモリアレイＭＸＩしないしＭＸ２Ｒ及びＭ
ＹＩＬないしＭＹ２Ｒを上記不良ビットのアレイに切り
換えて選択動作を行わせる。特に制限されないが、この
実施例では、高速動作化のために、言い換えるならば、
アドレスバッファの出力負荷容量を減らすとともに、冗
長回路に供給されるアドレス信号の伝達速度を早くする
ために、上記冗長回路Ｒ−ＡＣは、ロウアドレスバッフ
ァＲ−ＡＤＢとその出力駆動回路Ｒ−ＤＲＹとの間に配
置される。同様に、冗長回路Ｃ−ＡＣは、カラムアドレ
スバッファＣ−ＡＤＢとその出力駆動回路Ｃ−ＤＲＶと
の間に配置される。

また、特に制限されないが、上記冗長回路Ｒ−ＡＣ及び
Ｃ−ＡＣに含まれる不良アドレスの記憶回路は、ポリシ
リコン層を利用したヒユーズ手段を用いた記憶回路から
構成される。このため、ヒユーズ手段の選択的な切断（
溶断）のために、上記アドレスバッファＲ−ＡＤＢ及び
Ｃ−ＡＤＢを通したアドレス信号がそれぞれ利用される
。

第２図には、上記冗、長回斃Ｒ−ＡＣ＜又はＣ−ＡＣ）
を構成するイネ−モル回髭及び単位回路の具体的一実施
例の回Ｆ！Ｅ図が示されている。

上記１つの冗長回路は、アドレス信号のビット数に応じ
た数だけの不良アドレスの記憶回路及びアドレス比較回
路からなる単位回路Ｕ　Ａ　ＣＯと、１つのイネーブル
回路とにより構成される。

ｉ子Ｐ１〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子ＰＬ、Ｐ３には電源電圧Ｖｃｃが与えら
れ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる。

上記イネーブル回路は、次の各回路素子により構成され
る。負荷ＭＯ３ＦＥＴＱ１．！：駆動ＭＯ３ＦＥＴＱ２
とはインバータを構成し、負荷ＭＯ３ＦＥＴＱ１のドレ
イン、ゲートは、端子Ｐ３に接続される。このインバー
タの出力は、ヒユーズＦ１を切断させる駆動ＭＯ３ＦＥ
ＴＱ３のゲートに接続される。このＭＯ３ＦＥＴＱ３の
ドレインと端子Ｐ１との間にヒユーズＦ１が設けられ、
そのソースは端子Ｐ２に接続される。また、上記ＭＯ３
ＦＥＴＱ２のゲートは、端子Ｐ４に接続される。

上記端子Ｐ４と電源電圧Ｖｃｃの間には抵抗Ｒ２が設け
られている。上記ヒユーズＦ１は、特に制限されないが
、ポリシリコンによって構成されている。所定の不良ア
ドレスを書込むときに、端子Ｐ１、Ｐ３には電源電圧Ｖ
ｃｃが与えられ、端子Ｐ２゜Ｐ４には回路の接地電位が
与えられる。この結果、上記インバータの出力はハイレ
ベルとなり、駆動ＭＯ３ＦＥＴＱ３がオン状態にされる
ため、ヒユーズＦ１が自動的に切断される。

このヒユーズＦ１が溶断しているか否かを判別するため
に、次のＣＭＯＳインバータ及びラッチ回路が設けられ
ている。

ＣＭＯＳナントゲート回路Ｇ１と０２の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。

上記ＭＯ３ＦＥＴＱ３ドレイン出力は、ＣＭＯＳインバ
ータ回路Ｎ１人力と上記ラッチ回路を構成する一方のナ
ントゲート回路Ｇ２の他方の入力に供給される。上記Ｃ
ＭＯＳインバータ回路Ｎ１の出力は、上記ラッチ回路を
構成する他方のナントゲート回路Ｇ１の他方の入力と上
記駆動ＭＯ３ＦＥＴＱ３に並列形態とされた帰還用のＭ
ＯＳＦＥＴＱ４のゲートに伝えられる。上記他方のナン
トゲート回路Ｇ２の出力は、ＣＭＯＳインバータ回路Ｎ
２の入力に供給される。このＣＭＯＳインバータ回路Ｎ
２の出力からイネーブル信号φｋが出力される。

不良アドレスの単位回路ＵＡＣＯは、次の各回路素子に
よって構成される。

不良アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯＳＦＥＴＱ５ないしＱ９及びヒユーズＦ２と、Ｃ
ＭＯＳインバータ回路Ｎ３及びラッチ形態のＣＭＯＳナ
ントゲート回路０３．Ｇ４から構成される。不良アドレ
スの書込みのために、アドレスバッファＲ−ＡＤＢ　（
又はＣ−ＡＤＢ）から送出される非反転のアドレス信号
ａＯは、インバータを構成する駆動ＭＯ３ＦＦ、ＴＱ６
と並列形態とされたＭＯ３ＦＥＴＱ７のゲートに供給さ
れる。所定の不良アドレスを書込むときに、上記のよう
に端子ＰＬ、Ｐ３には電源電圧ｖＣＣが与えられ、端子
Ｐ２．Ｐ４には回路の接地電位が与えられている。書込
むべぎ不良アドレス信号３０がハイレベルならＭＯ３Ｆ
ＥＴＱ７はオン状態にされる。これにより、ヒユーズＦ
２に結合された駆動ＭＯ３ＦＥＴＱ８がオフ状態にされ
るため、ヒユーズＦ２に切断電流が流れないことより、
ヒユーズＦ２の切断が行われない。上記不良アドレス信
号ａＯがロウレベルならＭＯ３ＦＥＴＱ７はオフ状態に
される。これにより、ヒユーズＦ２に結合された駆動Ｍ
Ｏ３ＦＥＴＱ８がオン状態にされるため、ヒユーズＦ２
に切断電流が流れることになり、ヒューブＦ２の切断が
行われる。

上記ヒユーズＦ２が切断されているか否かを判別するた
めに、上記同様なＣＭＯＳインバータ回路Ｎ３とその帰
還用ＭＯ３ＦＥＴＱ９及びラッチ形態にされたナントゲ
ート回路Ｇ３．Ｇ４が設けられている。

上記不良アドレスに対応された１ビット分のアドレス比
較回路は、直列形態とされたＰチャンネルＭＯＳＦＥＴ
ＱＩ　Ｏ，Ｑｌ　１とＮチャンネルＭＯ３ＦＥＴＱ１２
．Ｇ１３及びＰチャンネルＭＯ３ＦＥＴＱ１４．Ｇ１５
とＮチャンネルＭ　ＯＳ　ＦＥＴＱＩ　６．Ｑｌ　７と
、ＣＭＯＳインバータ回路Ｎ４とにより構成される。上
記２つの直列ＭＯ３ＦＥＴ回路におけるＭＯ３ＦＥＴＱ
Ｉ　１とＱｌ２の接続点及びＭＯ３ＦＥＴＱ１５とＱｌ
６の接続点は、共通接続されて出力端子ｃ、０とされる
。

アドレスバッファＲ−ＡＤＢ　（又はＣ−ＡＤＢ）から
出力される非反転のアドレス信号ａＯは、一方の直列Ｍ
Ｏ３ＦＥＴ回路におけるＭＯ３ＦＥＴＱＩＩ、Ｑｌ２の
ゲートに供給される。これと対応された他方の直列ＭＯ
Ｓ　Ｆ　ＥＴ回路におけるＭＯ３ＦＥＴＱＩ　５．Ｑｌ
　６のゲートには、インバータ回路Ｎ４により反転され
たアドレス信号τ０が供給される。

ヒユーズＦ２の切断の有無に従った不良アドレス信号ａ
Ｑ　ｌ　とτ０°は上記２つの直列ＭＯ３ＦＥＴ回路ニ
オける残り（７）ＭＯ３ＦＥＴＱＩＯとＱｌ７及びＱｌ
３とＱｌ４のように、ＰチャンネルＭＯＳ　Ｆ　ＥＴと
ＮチャンネルＭＯＳ　Ｆ　ＥＴに対して交差的に供給さ
れる。

上記同様な単位回路ＵＡＣＯが残りのアドレス信号ａ１
〜ａｉに対しても同様に設けられる。

今、不良アドレスとして、アドレス信号ａＯをハイレベ
ルとして（論理“１”）を記憶させた場合、言い換える
ならば、ヒユーズＦ２が切断されていない場合、ＣＭＯ
Ｓラッチ回路を構成するナントゲート回路Ｇ３の出力ａ
Ｏ”はハイレベル。

ナントゲート回路Ｇ４の出力ＴＱｌ　はロウレベルにな
る。したがって、ＮチャンネルＭＯＳ　Ｆ　ＥＴＱＩ７
とＰチャンネルＭＯ３ＦＥＴＱＩ　４とがオン状態にな
っている。

メモリアクセスにより入力されたアドレス信号ａｏがロ
ウレベルならＰチャンネルＭＯＳ　Ｆ　ＥＴＱＩＯがオ
ン状態に、インバータ回路Ｎ４で反転されたアドレス信
号τＯのハイレベルによりＮチャンネルＭＯ３Ｆ；ＥＴ
ＱＩ　６がオン状態にされる。

このように、両アドレス信号が不一致のときには、上記
オン状態のＮチャンネルＭＯ３ＦＥＴＱＩ　６゜Ｑｌ７
とによりロウレベル（論理“０”）の出力信号ＣＯが送
出される。

メモリアクセスにより入力されたアドレス信号ａＯがハ
イレベルならＮチャンネルＭＯ３ＦＥＴＱ１２がオン状
態に、インバータ回路Ｎ４で反転されたアドレス信号Ｔ
ＯＯロウレベルによりＰチャンネルＭＯＳＦＥＴＱＩ　
５がオン状態にされる。

このように、両アドレス信号が一致のときには、上記オ
ン状態のＰチャンネルＭＯ３ＦＥＴＱＩ　４゜Ｑｌ５と
によりハイレベル（論理“ｌ”）の出力信号ＣＯが送出
される。残りのアドレス信号ａ１〜ａｎに対応した上記
回路から出力信号０１〜Ｃｎが送出される。

アドレス信号の全ビットについて、上記ハイレベル（論
理“１”）の一致出力信号ＣＯ〜ｃｎと、イネーブル信
号φにの論理“１”とが得られたとき、論理和回路Ｇ５
の出力により、不良アドレスの検出が行われ、例えば図
示しない予備ワード線ＷＬ’　　（又は予備データ線）
の選択信号が形成される。なお、イネーブル信号φには
、不良メモリセルの選択を禁止するため、第１図に示し
たロウデコーダＲ−ＤＣＲＩＬないしＲ−ＤＣＲ２Ｒ又
はカラムデコーダＣ−ＤＣＲ１に供給されるワード線選
択タイミング信号φＸ又はデータ線選択タイミング信号
φｙの伝達を禁止する。また、イネーブル信号φには、
その論理“０”出力により上記冗長メモリアレイへの切
り換えを禁止する。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）記憶回路及びアドレス比較回路からなる冗長回路
を対応するアドレスバッファに隣接して配置することよ
り、アドレスバッファと記憶回路及び／又はアドレス比
較回路の間の信号線が最短距離を持って構成できる。こ
れにより、上記信号線の寄生容量を最小にできるからア
ドレスバッファから見た出力負荷容量が軽減されるため
、その動作の高速化が可能となるという効果が得られる
。

（２）上記（１）により、アドレスバッファからアドレ
ス比較回路に供給されるアドレス信号の伝達が速くでき
るため、不良アドレスヘのアクセスか否かを早いタイミ
ングで識別できる。これによって、デコーダ回路の動作
をより早いタイミングで行うことができるから、メモリ
アクセスの高速化を図ることができるという効果が得ら
れる。

（３）上記（１）及び（２）の効果が相乗的に作用して
、冗長回路を持つダイナミック型ＲＡＭの高速化を実現
できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、不良アドレス
の記憶回路とアドレス比較回路からなる冗長回路は、ア
ドレスバッファに隣接して配置するものであれば何であ
ってもよい。例えば、アドレスバッファの単位回路とそ
れに対応した冗長回路の単位回路とを、第１図において
互いに左右に隣接して配置するもの、あるいは出力駆動
回路の上部に冗長回路を配置するもの等種々の実施形態
を採ることができる。また、不良アドレスの記憶回路は
、所定の配線をレーザー光線を利用して選択的に切断す
るもの等何であってもよい。この場合には、アドレスバ
ッファから記憶回路にアドレス信号を供給する必要が無
くなるが、アドレス比較回路には、上記記憶された不良
アドレス信号と、メモリアクセスによりアドレスバッフ
ァ通して供給されるアドレス信号とを比較するアドレス
比較回路が設けられるものであるので、この比較回路の
入力容量や配線容量が上記アドレスバッファに対する負
荷容量とされる。

このため、上記両者を隣接して配置することにより、そ
の配線容量の低減及び信号伝達速度を速くできる。また
、不良アドレスの記憶回路及びアドレス比較回路は、上
記ＣＭＯ３回路の他、Ｎチャンネ７１．ＭＯＳＦＥＴ（
又はＰチャンネル間Ｏ３ＦＥＴ）のみによって構成され
るものであってもよい。

ダイナミック型ＲＡＭの各回路ブロックの具体的回路構
成は、種々の実施形態を採ることができるものである。

例えば、外部端子から供給するアドレス信号は、それぞ
れ独立した外部端子がらロウアドレス信号とカラムアド
レス信号とを同時に供給するものとてもよい。メモリア
レイの構成は、例えば、１Ｍビットのような大記憶容量
化を図る場合、第１図において、カラムデコーダを中、
心にし右側にも同様なメモリアレイ及びロウアドレス選
択回路を設けるもの、あるいはロウデコーダを中心して
下側にも同様なメモリアレイを設けるもの等種々の実施
形態を採ることができる。

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば上記のような欠陥救済方式を採用することを条件と
してスタティック型ＲＡＭや各種ＲＯＭ　（リード・オ
ンリー・メモリ）等の半導体記憶装置にも同様に利用す
ることができる。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、アドレスバッファと冗長回路とを隣接し
て配置することによって、その間を接続する配線を短く
できる。これによって、アドレスバッファの負荷容量が
軽減され、その動作速度が速くでき、冗長回路に高速に
アドレス信号が伝えられるから、不良アドレスヘのアク
セスを早いタイミングで検出できる。これによって、メ
モリアクセスの高速化を図ることができるという効果が
得られる。

【図面の簡単な説明】

第１図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す内部構成ブロック図、第２図は、その冗長回
路を構成する単位回路の一実施例を示す回路図である。 Ｍ−ＩＬ〜Ｍ２Ｒ・・メモリアレイ、ＭＸ−Ｌ〜ＭＸ２
Ｒ・・ロウ系予備メモリアレイ、ＭＹ−Ｌ−ＭＹ２Ｒ・
・カラム系予備メモリアレイ、ＳＡ１．ＳＡ２・・セン
スアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、Ｃ−
３ＷＩＬ、Ｃ−３ＷＩＲ，Ｃ−ＣＷ２Ｌ、Ｃ−３Ｗ２Ｒ
・・カラムスイッチ、ＳＷＩ　Ｌ−３Ｗ２Ｒ・・スイッ
チ回路、Ｃ−ＡＤＢ・・カラムアドレスバッファ、Ｒ−
ＤＣＲ−Ｌ−Ｒ−ＤＣＲ２Ｒ・・ロウデコーダ、Ｃ−Ｄ
ＣＲＩ、ＣＤＣＲ２・・カラムデコーダ、Ｒ−ＴＧ・・
ロウ系タイミング発生回路、Ｃ−ＴＧ・・カラム系タイ
ミング発生回路、Ｒ−ＡＣ・・ロウ系冗長回路、Ｃ−Ａ
Ｃ・・カラム系冗長回路、ＤＩＢ・・データ人カバソフ
ァ、ＤＯＢ・・データ出力バソファ

Claims (1)

1. 【特許請求の範囲】 １、アドレスバッファから供給される内部アドレス信号
   と記憶回路によって記憶された不良アドレス信号とを受
   けて不良アドレスヘのアクセスを検出して予備メモリア
   レイに切り換える冗長回路を上記アドレスバッファに隣
   接して配置することを特徴とする半導体記憶装置。 ２、上記冗長回路は、アドレスバッファとその駆動回路
   との間に配置されるものであることを特徴とする特許請
   求の範囲第１項記載の半導体記憶装置。 ３、上記記憶回路は、上記アドレスバッファから供給さ
   れる内部アドレス信号に従ってその切断が選択的に行わ
   れるヒューズ手段を含むのであることを特徴とする特許
   請求の範囲第１又は第２項記載の半導体記憶装置。