JPS63124299A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したダイナミック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）に利用して育効な技術に関
するものである。

（従来の技術〕 例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビット救済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路（予備メモリアレイ）のような付加回路が設けら
れる。

上記冗長回路を付加したダイナミック型ＲＡＭの例とし
て、日経マグロウヒル社１９８０年７月２１日イ寸ｒ日
経エレクトロニクスＪの頁１８９〜頁　　１２０１があ
る。

〔発明が解決しようとする問題点〕

しかしながら、上記予備メモリアレイへの切り換えは、
破壊的なヒユーズ手段の切断によって行われるものであ
るため上記予備メモリアレイそのものの欠陥の有無が検
出できない、このため、欠陥ビット救済のために、いワ
たん特定の予備メモリアレイへの切り換えを行い、その
予備メモリアレイに欠陥があると残っている他の予備メ
モリアレイに不良がなくてもその救済が行われなってし
まう、これによって、上記予備メモリアレイが有効に使
用できなくなるという問題が生じる。

この発明の目的は、ヒユーズ手段を切断することなく予
備メモリアレイの欠陥の有無を検出する機能を付加した
半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、所定の端子から供給される信号にょうてアド
レス比較出力を有効にして予備メモリアレイへの切り換
えを指示するイネーブル記憶回路の出力信号を強制的に
発生させる手段を設けるものである。

〔作　用〕

上記した手段によれば、上記信号によりヒユーズ手段を
切断させることなく、予備メモリアレイに対するアクセ
スが可能になるため、その良／不良を判定することがで
きる。

〔実施例〕

第２図には、この発明が適用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。同図の主要
な各回路ブロックは、半導体チップにおける実際の幾何
学的な配置にぼり合わせて描かれており、半導体集積回
路技術によって、特に制限されないが、１個の単結晶シ
リコンから成るような半導体基板上に形成される。

特に制限されないが、この実施例は、シェアードセンス
方式のダイナミック型ＲＡＭに向けられている。ＲＡＭ
を構成する種々の回路は、後の説明から明らかとなるよ
うに、ロウ系及びカラム系タイミング発生回路Ｒ−ＴＧ
、Ｃ−ＴＯからそれぞれ発生される種々のタイミング信
号によってそれぞれの動作が制御される。しかしながら
、第１図においては、図面が複雑になることを防ぐため
にロウ系及びカラム系タイミング発生回路Ｒ−ＴＧ、Ｃ
−ＴＧと種々の回路との間に設けられるべき信号線は省
略されている。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、４つのメモリアレイＭＩＬ、ＭＩＲ，Ｍ２Ｌ及び
Ｍ２Ｒを持つ、メモリアレイＭＩＬないしＭ２Ｒのそれ
ぞれは、折り返しビット線（データ線）方式をもって構
成される。それ故に、各メモリアレイは、それぞれ対と
されるべき複数のデータ線、すなわち複数の相補データ
線と、それぞれのデータ入出力端子がそれぞれに対応さ
れ゛たデータ線に結合される複数のダイナミック型メモ
リセルと、それぞれダイナミック型メモリセルの選択端
子が結合される複数のワード線とを持つ。

データ線は、第２図において図示されていないけれども
、同図の横方向に延長される。ワード線は、同図の縦方
向に延長される。

メモリアレイＭＩＬとＭＩＲの相互、及びＭ２ＬとＭ２
Ｒの相互は、それぞれ対とされている。

この実施例に従うと、対のメモリアレイのそれぞれのデ
ータ線は、互いに実質的に等しいデータ線容量を持つよ
うにされる。データ線容量を互いに実質的に等しくさせ
るため、特に制限されないが、メモリアレイＭＩＬない
しＭＩＲの相互は、互いに同じ構成、すなわち、互いに
等しい数のデータ線、メモリセル及びワード線を持つよ
うにされる。

対のメモリアレイＭＩＬとＭＩＲとの間には、これらの
メモリアレイによって選択的に利用されるセンスアンプ
ＳＡＩが設けられている。メモリアレイＭＩＬとセンス
アンプＳＡＩとの間には、それらの相互を選択的に結合
させるためのスイッチ回路５ＷＩＬが設けられ、同様に
、メモリアレイＭＩＲとセンスアンプＳＡＩとの間には
、それらの相互を選択的に結合させるためのスイッチ回
路５ＷＩＲが設けられている。他の対のメモリアレイＭ
２ＬとＭ２Ｒとの間にも、同様なセンスアンプＳＡ２及
びスイッチ回路５Ｗ２Ｌ及び５Ｗ２Ｒが設けられている
。

スイッチ回路５ＷＩＬないし５Ｗ２Ｒは、それぞれの動
作がロウ系タイミング発生回路Ｒ−ＴＧから出力される
タイミング信号ｓｈ、ｓｌによって制御される。

１つのセンスアンプ、例えばＳＡＩに対応された２つの
スイッチ回路５ＷＩＬと５ＷＩＲは、基本的には、メモ
リのアクセスの開始において、その一方がオフ状態にさ
れる。これによって、一対のメモリアレイＭＩＬとＭＩ
Ｒのうちの一方がセンスアンプＳＡＩから切り離され、
他方がセンスアンプＳＡＩと結合されたままとされる。

言い換えると、一方のメモリアレイにおける各対のデー
タ線がセンスアンプＳＡＩから切り離され、他方のメモ
リアレイにおける各対のデータ線がセンスアンプＳＡＩ
に結合されたままとされる。

上記センスアンプＳＡＩ及びＳＡ２は、ロウ系タイミン
グ発生回路Ｒ−ＴＧから出力されるタイミング信号によ
ってそれぞれの動作が制御される。

なお、第２図の回路ブロックとしてのセンスアンプＳＡ
ＩとＳＡ２には、プリチャージ回路、ダミーセル及びア
クティブリストア回路等が含まれていると理解されたい
。

図示のＲＡＭは、各メモリアレイにおける複数のメモリ
セルのうちの所望のメモリセル及び複数のダミーセルの
うちの所望のダミーセル選択するめのアドレス選択回路
を持つ、アドレス選択回路は、ロウアドレスバッファＲ
−ＡＤＢ、カラムアドレスバッファＣ−ＡＤＨ，ロウア
ドレスデコーダＲ−ＤＣＲＩＬ〜２Ｒ，カラムアドレス
デコーダＣ−ＤＣＲ１〜２．カラムスイッチ回路ＣＷＩ
Ｌ〜２Ｒ等から構成される。

アドレス選択回路を構成する各回路は、それぞれの動作
が、ロウ及びカラム系のそれぞれのタイミング発生回路
Ｒ−ＴＧ、Ｃ−ＴＧから発生されるタイミング信号によ
って制御される。

ロウ及びカラムアドレスバッファＲ，Ｃ−ＡＤＢの入力
端子が結合されたＲＡＭの外部端子には、アドレスマル
チプレクス方式に従って外部ロウアドレス信号及びカラ
ムアドレス信号が時分割的に供給される。

ロウアドレスバッファＲ−ＡＤＢは、ロウアドレススト
ローブ信号ＲＡ　Ｓの発生に同期してアドレス信号取り
込み制御のためのタイミング信号がロウ系タイミング発
生回路Ｒ−ＴＧから発生されると、それに応答して外部
ロウアドレス信号を取り込む、その結果として、ロウア
ドレスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣＲ２Ｒ
に供給されるべきロウ系の内部相補アドレス信号がアド
レスバッファＡＤＢから出力駆動回路Ｒ−ＤＲＶを介し
て出力される。カラムアドレスバッファＣ−ＡＤＢは、
カラムアドレスストローブ信号ＣＡＳの発生に同期して
カラム系タイミング発生回路Ｃ−ＴＧから同様なタイミ
ング信号が発生されると、それに応答して外部カラムア
ドレス信号を取り込み、出力駆動回路Ｃ−ＤＲＶを介し
てカラムアドレスデコーダＣ−ＤＣＲ１に供給されるべ
きカラム系の内部相補アドレス信号を出力する。

ロウアドレスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣ
Ｒ２Ｒは、第２図においてメモリアレイＭＩＬないしＭ
２Ｒの下側に配置され、それぞれの出力端子が対応する
メモリアレイのワード線に結合されている。これらロウ
アドレスデコーダＲ−ＤＣＲＩ　ＬないしＲ−ＤＣＲ２
Ｒは、それぞれの動作が、ロウ系タイミング発生回路Ｒ
−ＴＧから発生されるワード線選択タイミング信号φＸ
によって制御され、そのタイミング信号φＸに同期して
ワード線選択信号及びダミーワード線選択信号を出力す
る。

従って、各メモリアレイＭＩＬ、ＭＩＲ，Ｍ２Ｌ及びＭ
２Ｒのワード線は、ロウアドレスデコーダＲ−ＤＣＲＩ
Ｌ、Ｒ−ＤＣＲＩＲ，Ｒ−ＤＣＲ２Ｌ及びＲ−ＤＣＲ２
Ｒによって形成されたワード線選択信号がそれぞれ供給
されることによって選択される。この場合、ロウアドレ
スデコーダＲ−ＤＣＲＩ　ＬとＲ−ＤＣＲＩ　Ｒとが適
当な構成にされることによって、対とされるメモリアレ
イＭ１ＬとＭＩＲのうちのメモリアレイＭＩＬの１本の
ワード線が選択される時にはメモリアレイＭＩＲのワー
ド線は全て非選択状態にされ、逆にメモリアレイＭＩＲ
の１本のワード線が選択される時にはメモリアレイＭＩ
Ｌのワード線は全て非選択状態にされる。同様にロウア
ドレスデコーダＲ−ＤＣＲ２ＬとＲ−ＤＣＲ２Ｒが適当
な構成にされることによって、他の対とされるメモリア
レイＭ２ＬとＭ２Ｒのワード線も択一的に選択される。

カラムアドレスデコーダＣ−ＤＣＲｌは、カラム系タイ
ミング発生回路Ｃ−ＴＧから出力されるデータ線選択タ
イミング信号もしくはカラム選択タイミング信号φｙに
よってその動作が制御され、そのタイミング信号に同期
してデータ線選択信号もしくはカラム選択信号を出力す
る。特に制限されないが、カラムアドレスデコーダＣ−
ＤＣＲ１は、図示のようにメモリアレイの右側に配置さ
れている。カラムアドレスデコーダＣ−ＤＣＲ１の図示
しない出力線すなわちデータ線選択線は、メモリアレイ
上に延長されてカラムスイッチ回路ＣＷＩＬ及びＣＷＩ
Ｒに結合されている。カラムアドレスデコーダＣ−ＤＣ
Ｒ１は、それ自体本発明に直接関係が無いのでその詳細
を図示しないが、各データ線選択線にそれぞれ出力を与
える複数の単位回路から成る。

カラムスイッチ回路ＣＷＩＬ及びＣＷＩＲは、メモリア
レイＭＩＬ及びＭＩＲに対応されて設けられた共通デー
タ線とセンスアンプＳＡＩの入出力端子との間、及びメ
モリアレイＭ２Ｌ及びＭ２Ｒに対応されて設けられた共
通データ線と、センスアンプＳＡ２の入出力端子との間
にそれぞれ設けられ、それぞれカラムアドレスデコーダ
Ｃ−ＤＣＲＩによって形成されたデータ線選択信号が共
通に供給される。すなわち、上記カラムスイッチ回路Ｃ
ＷＩＬとＣＷＩＲは、上記カラムアドレスデコーダＣ−
ＤＣＲＩによって形成された選択信号を受けて上記セン
スアンプＳＡＩとＳＡ２の入出力端子と図示しないが縦
方向に走る共通データ線とをそれぞれ結合させる。

ここで、カラムアドレスデコーダＣ−ＤＣＲ１を構成す
る単位回路は、それが半導体集積回路技術に従って半導
体基板上に形成されたとき、比較的大きいピッチを持つ
ようになる。この実施例に従うと、カラムスイッチ回路
ＣＷＩＬ、ＣＷＩＲのそれぞれは、特に制限されないが
、上記カラムアドレスデコーダ回路Ｃ−ＤＣＲｌを構成
する単位回路の実現可能なピッチを考慮して１つのデー
タ線選択信号に応じて互いに隣接する２対の相補データ
線を２対の相補共通データ線にそれぞれ同時に結合させ
るように構成される。これにより、カラムアドレスデコ
ーダＣ−ＤＣＲ１の各単位回路は、そのピッチが合計４
本のデータ線からなるピッチと一致させられる。この構
成の場合、合計で４ビツトの信号、すなわち、メモリア
レイＭＩＬ又はＭＩＲの２ビット信号とＭ２Ｌ又はＭ２
Ｒの２ビット信号が、カラムアドレスデコーダＣ−ＤＣ
Ｒ１とカラムスイッチ回路ＣＷＩＬ及びＣＷＩＲからな
るカラム選択回路によって同時に選択される。特に制限
されないが、この実施例に従うと、合計４ビツトの信号
の中から１ビツトの信号の選択を行うため、メモリアレ
イＭＩＬ及びＭＩＲに対応された２対の共通データ線及
びメモリアレイＭ２Ｌ及びＭ２Ｒに対応された２対の共
通データ線と、データ入カバソファＤＩＢの出力端子及
びデータ出力バッファＤＯＢの入力端子との間に第２の
カラムスイッチ回路ＣＷ２Ｌ及びＣＷ２Ｒが設けられて
いる。これらの第２のカラムスイッチ回路ＣＷ２ＬとＣ
Ｗ２Ｒは、それぞれの動作が第２のカラムアドレスデコ
ーダ回路ＤＣＲ２によって形成される選択信号によって
制御される。

なお、上記のように４ビツトの単位でメモリアレイから
の読み出し、書き込みを行う構成にすると、４ビット単
位のデータアクセス又はニブルモードでのデータの入出
力を行うような機能への変更は、主に第２のカラムスイ
ッチ回路と上記入出力回路部分の構成の変更によって比
較的簡単に可能になる。

上記データ入カバソファＤＩＢは、その動作がタイミン
グ発生回路Ｃ−ＴＧから発生される書き込みタイミング
信号φＷによって制御され、外部端子Ｄｉｎから供給さ
れた書き込み信号に対応された書き込み信号を形成して
、それを上記第２０カラムスイツチ回路ＣＷ２Ｌ又はＣ
Ｗ２Ｒに供給する。データ人力バッフ、ＤＩＲは、それ
が非動作状態に置かれているとき、高出力インピーダン
ス特性を示す。

データ出力バッファＤＯＢは、同様にその動作がタイミ
ング発生回路Ｃ−ＴＧから発生される読み出しタイミン
グ信号φｒによって制御され、上記第２のカラムスイッ
チ回路ＣＷ２Ｌ又はＣＷ２Ｒを通して出力された読み出
し信号を受けて、これを増幅して外部端子Ｄｏｕｔへ送
出する。

情報の読み出し／書き込み動作を制御するためのタイミ
ング発生回路Ｃ−ＴＧは、外部端子から供給されるカラ
ムアドレスストローブ信号ＣＡＳ及びライトイネーブル
信号ＷＥを受けることによってカラム系及び上記−々の
タイミング信号を形成する。また、タイミング発生回路
Ｒ−ＴＧは、外部端子から供給されるロウアドレススト
ローブ信号ＲＡＳを受けることによって、ロウ系の各種
タイミング信号を形成する。この実施例に従うと、ロウ
系アドレス信号に応じて、スイッチ回路５ＷＩＬないし
５ＷＩＲの動作タイミングｓｈ、ｓｌを変化させること
が必要とされる。それ故にタイミング発生回路Ｒ−ＴＧ
は、アドレスバッファＡＤＢから出力されるロウ系の内
部相補アドレス信号の一部を受けるようにされる。

上記各メモリアレイＭＩＬないしＭ２Ｒにおける欠陥を
救済するため、これらのメモリアレイＭＩＬないしＭ２
Ｒに対してそれぞれＹ系の予備メモリアレイＭＸＩＬな
いしＭＸ２Ｒと、Ｙ系の予備メモリアレイＭＹＩＬない
しＭＹ２Ｒがそれぞれ設けられる。これらのＹ系の予備
メモリアレイＭＸＩＬないしＭＸ２Ｒと、Ｙ系の予備メ
モリアレイＭＹＩＬないしＭＹ２Ｒへの切り換えを行う
ため、不良ビットアドレスを記憶するアドレス記憶回路
と、この不良アドレス信号と、アクセスのためにアドレ
スバッファＲ−ＡＤＢ及びＣ−ＡＤＢから供給されたア
ドレス信号とを比較して記憶された不良アドレスが入力
されたことを検出するアドレス比較回路とからなる冗長
回路Ｒ−ＡＣ及びＣ−ＡＣが設けられる。これらの冗長
回路Ｒ−ＡＣ及びＣ−ＡＣは、不良アドレスに対するメ
モリアクセスを検出して、対応されたアドレスデコーダ
Ｒ−ＤＣＴＩ　ＬないしＲ−ＤＣＲ２Ｒ及びＣ−ＤＣＲ
１の選択動作を禁止させる信号を形成するとともに、上
記予備メモリアレイＭＸＩＬないしＭＸ２Ｒ及びＭＹＩ
　Ｌなｕ’ｉＬＭＹ２Ｒを上記不良ビットのアレイに切
り換えて選択動作を行わせる。

特に制限されないが、この実施例では、高速動作化のた
めに、言い換えるならば、アドレスバッファの出力負荷
容量を減らすとともに、冗長回路に供給されるアドレス
信号の伝達速度を早くするために、上記冗長回路Ｒ−Ａ
Ｃは、ロウアドレスバッファＲ−ＡＤＢとその出力駆動
回路Ｒ−ＤＲＶとの間に配置される。同様に、冗長回路
Ｃ−ＡＣは、カラムアドレスバッファＣ−ＡＤＢとその
出力駆動回路Ｃ−ＤＲＶとの間に配置される。

また、特に制限されないが、上記冗長回路Ｒ−ＡＣ及び
Ｃ−ＡＣに含まれる不良アドレスの記憶回路は、ポリシ
リコン層を利用したヒユーズ手段を用いた記憶回路から
構成される。このため、ヒユーズ手段の選択的な切断（
溶断）のために、上記アドレスバッファＲ−ＡＤＢ及び
Ｃ−ＡＤＢを通したアドレス信号がそれぞれ利用される
。

第１図には、上記冗長回路Ｒ−ＡＣ（又はＣ−ＡＣ）を
構成するイネーブル回路及び単位回路の具体的一実施例
の回路図が示されている。

上記１つの冗長回路は、アドレス信号のビット数に応じ
た数だけの不良アドレスの記憶回路及びアドレス比較回
路からなる単位回路ＵＡＣＯと、１つのイネーブル記憶
回路とにより構成される。

端子Ｐ１〜Ｐ４は、不良アドレスを書込むためのプログ
ラム用電圧供給端子であり、所定の不良アドレスを書込
むときに、端子Ｐ１．Ｐ３には電源電圧Ｖｃｃ又はそれ
以上の電圧Ｖｃｃ’がヒユーズ切断用電圧として与えら
れ、端子Ｐ２．Ｐ４には回路の接地電位が与えられる。

上記イネーブル記憶回路は、次の各回路素子により構成
される。負荷ＭＯ３ＦＥＴＱ１と駆動ＭＯ３ＦＥＴＱ２
とはインバータを構成し、負荷ＭＯ３ＦＥＴＱＩのドレ
イン、ゲートは、端子Ｐ３に接続される。このインバー
タの出力は、ヒユーズＦ１を切断させる駆動ＭＯ５ＦＥ
ＴＱ３のゲートに接続されろ。このＭＯ３ＦＥＴＱ３の
ドレインと端子Ｐ１との間にヒユーズＦ１が設けられ、
そのソースは端子Ｐ２に接続される。また、上記ＭＯ３
ＦＥＴＱ２のゲートは、端子Ｐ４に接続される。上記端
子Ｐ４と電源電圧ＶｃｃＯ間には抵抗Ｒ２が設けられて
いる。と記ヒユーズＦ１は、特に制限されないが、ポリ
シリコンによって構成されている。所定の不良アドレス
を書込むときに、端子ＰＩ、Ｐ３にはヒユーズ切断用電
圧Ｖｃｃ’が与えられ、端子Ｐ２．Ｐ４には回路の接地
電位が与えられる。この結果、上記インバータの出力は
ハイレベルとなり、駆動ＭＯ３ＦＥＴＱ３がオン状態に
されるため、ヒユーズＦ１が自動的に切断される。

このヒユーズＦ１の切断の有無に従った信号を形成する
ために、次のＣＭＯＳインバータ及びラッチ回路が設け
られている。

ＣＭＯＳナントゲート回路Ｇ１と０２の出力と一方の入
力とが互いに交差結線されることによりラッチ回路が構
成される。上記ＭＯ３ＦＥＴＱ３ドレイン出力は、ＣＭ
ＯＳインバータ回路Ｎｌ入力と上記ラッチ回路を構成す
る一方のナントゲート回路Ｇ２の他方の入力に供給され
る。上記ＣＭＯＳインバータ回路Ｎ１の出力は、上記ラ
ッチ回路を構成する他方のナントゲート回路Ｇ１の他方
の入力と、帰還用のＭＯ３ＦＥＴＱ４のゲートに伝えら
れる。この帰還用のＭＯＳ　Ｆ　ＥＴＱ　４は、そのド
レインが上記ヒユーズＦ１の基準電位側の端子、言い換
えるならば、駆動ＭＯ３ＦＥＴＱ３のドレインに接続さ
れる。上記ＭＯ３ＦＥＴＱ４のソースは回路の接地電位
に接続される。上記他方のナントゲート回路Ｇ１の出力
は、出力用のＣＭＯＳインバータ回路Ｎ２の入力に供給
される。

このＣＭＯＳインバータ回路Ｎ２の出力からイネーブル
信号φｋが出力される。この実施例では、予備メモリア
レイの良／不良の判定を行うために、言い換えるならば
、ヒユーズ手段Ｆ１を切断させることなく、切断状態と
同じ状態にするため、上記インバータ回路Ｎ２の入力と
回路の接地電位点との間にはＭＯ３ＦＥＴＱ２０が設け
られる。このＭＯ３ＦＥＴＱ２０は、特に制限されない
が、そのゲート絶縁膜が通常のＭＯＳＦＥＴのゲート絶
縁膜と異なり、例えばフィールド酸化膜をゲート絶縁膜
とするような寄生ＭＯ３ＦＥＴから構成される。これに
よって、上記ＭＯ３ＦＥＴＱ２０は、そのしきい値電圧
が電源電圧ＶＣＣ以上の比較的高い電圧にされる。この
ＭＯ３ＦＥＴＱ２０の動作を制御するために、上記ＭＯ
３ＦＥＴＱ２０のゲートは、テストパッドＴＰＯに結合
される。

このテストパッドＴＰＯに、上記ＭＯ３ＦＥＴＱ２０の
しきい値電圧より高い電圧をプローブを介して供給する
ことにより、上記ＭＯ３ＦＥＴＱ２０をオン状態にでき
る。このＭＯ３ＦＥＴＱ２０のオン状態によって、イン
バータ回路Ｎ２の入力レベルが強制的にロウレベルにさ
れるから、ヒユーズ手段Ｆ１を切断させること（なく、
イネーブル信号φｋをハイレベルにすること、言い換え
るならば、以下に説明するアドレス比較回路の出力を有
効にすることができる。

上記のように寄生ＭＯ５ＦＥＴ　（Ｑ２０）を用いた場
合には、そのしきい値電圧が電源電圧Ｖｃｃ以上の高い
電圧にされることより、通常の動作状態で信号のカップ
リング等により誤って動作することを防止できる。なお
、上記ＭＯＳ　Ｆ　ＥＴＱ　２０のゲート（端子ＴＰＯ
）の電位が容量カプリング等により異状に高くなること
による誤動作を確実に防止するために、パッドＴＰＯと
回路の接地電位との間に、高抵抗等のリーク電流経路を
設けるものとしても良い。

不良アドレスの単位回路Ｕ　Ａ　ＣＯは、次の各回路素
子によって構成される。

不良アドレスの記憶回路は、上記イネーブル回路と同様
なＭＯ３ＦＥＴＱ５ないしＱ９と、Ｑ２１及びヒユーズ
Ｆ２と、ＣＭＯＳインバータ回路Ｎ３及びラッチ形態の
ＣＭＯＳナントゲート回路Ｇ３．Ｇ４から構成される。

また、不良アドレスの書込みのために、アドレスバッフ
ァＲ−ＡＤＢ（又はＣ−ＡＤＢ）から送出される非反転
のアドレス信号ａＯは、インバータを構成する駆動ＭＯ
３ＦＥＴＱ６と並列形態とされたＭＯ３ＦＥＴＱ７のゲ
ートに供給される。所定の不良アドレスを書込むときに
、上記のように端子ＰＩ、Ｐ３には電源電圧Ｖｃｃが与
えられ、端子Ｐ２．Ｐ４には回路の接地電位が与えられ
ている。書込むべき不良アドレス信号ａＯがハイレベル
ならＭＯ３ＦＥＴＱ７はオン状態にされる。これにより
、ヒユーズＦ２に結合された駆動ＭＯ３ＦＥＴＱ８がオ
フ状態にされるため、ヒユーズＦ２に切断電流が流れな
いことより、ヒユーズＦ２の切断が行われない。

上記不良アドレス信号ａＯがロウレベルならＭＯ３ＦＥ
ＴＱ７はオフ状態にされる。これにより、ヒユーズＦ２
に結合された駆動ＭＯ３ＦＥＴＱ８がオン状態にされる
ため、ヒユーズＦ２に切断電流が流れることになり、ヒ
ユーズＦ２の切断が行われる。

上記ヒユーズＦ２が切断されているか否かに従った信号
を形成するために、上記同様なＣＭＯＳインバータ回路
Ｎ３とその帰還用ＭＯ３ＦＥＴＱ９及びラッチ形態にさ
れたナントゲート回路Ｇ３゜Ｇ４が設けられている。

上記不良アドレスに対応された１ビット分のアドレス比
較回路は、直列形態とされたＰチャンネルＭＯ３ＦＥＴ
ＱＩ　Ｏ，Ｑｌ　１とＮチャンネルＭＯ３ＦＥＴＱＩ　
２．Ｑｌ　３及びＰチャンネルＭＯ３ＦＥＴＱＩ　４．
Ｑｌ　５とＮチャンネルＭＯ３ＦＥＴＱＩ　６．Ｑｌ　
７と、ＣＭＯＳインバータ回路Ｎ４とにより構成される
。上記２つの直列ＭＯ３ＦＥＴ回路におけるＭＯ３ＦＦ
、ＴＱＩ　１とＧ１２の接続点及びＭＯ３ＦＥＴＱＩ　
５とＧ１６の接続点は、共通接続されて出力端子ＣＯと
される。

アドレスバッファＲ−ＡＤＢ　（又はＣ−ＡＤＢ）から
出力される非反転のアドレス信号ａＯは、一方の直列Ｍ
Ｏ３ＦＥＴ回路におけるＭＯ３ＦＥＴＱ１１．Ｇ１２の
ゲートに供給される。これと対応された他方の直列ＭＯ
Ｓ　Ｆ　８７回路におけるＭＯ５ＦＥＴＱＩ　５．Ｑｌ
　６のゲートには、インバータ回路Ｎ４により反転され
たアドレス信号ａＯが供給される。

ヒユーズＦ２の切断の有無に従った不良アドレス信号ａ
ｏ’　とａＱｌ　は上記２つの直列ＭＯ３ＦＥＴ回路に
おける残りのＭＯ３ＦＥＴＱＩ　ＯとＧ１７及びＧ１３
とＧ１４のように、ＰチャンネルＭＯＳ　Ｆ　ＥＴとＮ
チャンネルＭＯ３ＦＥＴに対して交差的に供給される。

上記同様な単位回路ＵＡＣＯが残りのアドレス信号ａ１
〜ａｔに対しても同様に設けられる。

今、不良アドレスとして、アドレス信号ａＯをハイレベ
ルとして（論理“１”）を記憶させた場合、言い換える
ならば、ヒユーズＦ２が切断されていない場合、ＣＭＯ
Ｓラッチ回路を構成するナントゲート回路Ｇ３の出力ａ
Ｏ°はハイレベル。

ナントゲート回路Ｇ４の出力ａＯ°はロウレベルになる
。したがって、ＮチャンネルＭＯ３ＦＥＴＱ１７とＰチ
ャンネルＭＯ５ＦＥＴＱＩ　４とがオン状態になってい
る。

メモリアクセスにより入力されたアドレス信号ＢＯがロ
ウレベルならＰチャンネルＭＯＳ　Ｆ　ＥＴＱＩＯがオ
ン状態に、インバータ回路Ｎ４で反転されたアドレス信
号ａＯのハイレベルによりＮチャンネルＭＯ３ＦＥＴＱ
Ｉ　６がオン状態にされる。

このように、両アドレス信号が不一致のときには、上記
オン状態のＮチャンネルＭＯ３ＦＥＴＱＩ　６゜Ｇ１７
とによりロウレベル（論理“０″）の出力信号ＣＯが送
出される。

メモリアクセスにより入力されたアドレス信号ａＯがハ
イレベルならＮチャンネルＭＯＳ　Ｆ　ＥＴＱ１２がオ
ン状態に、インバータ回路Ｎ４で反転されたアドレス信
号ａＯのロウレベルによりＰチャンネルＭＯ３ＦＥＴＱ
１５がオン状態にされる。

このように、両アドレス信号が一致のときには、上記オ
ン状態のＰチャンネルＭＯ３ＦＥＴＱＩ　４゜Ｇ１５と
によりハイレベル（論理“１”）の出力信号ｃｏが送出
される。残りのアドレス信号ａ１〜ａｎに対応した上記
回路から出力信号Ｃ１〜Ｃｎが送出される。

アドレス信号の全ビットについて、上記ハイレベル（論
理″１”）の−数比力信号ｃＯ〜ｃｎと、イネーブル信
号φにの論理″１１とが得られたとき、論理和回路Ｇ５
の出力により、不良アドレスの検出が行われ、例えば図
示しない予備ワード線ＷＬ’　　（又は予備データｖＡ
）の選択信号が形成される。なお、イネーブル信号φに
は、不良メモリセルの選択を禁止するため、第２図に示
したロウデコーダＲ−ＤＣＲＩＬないしＲ−ＤＣＲ２Ｒ
又はカラムデコーダＣ−ＤＣＲ１に供給されるワード線
選択タイミング信号φＸ又はデータ線選択タイミング信
号φｙの伝達を禁止する。また、イネーブル信号φには
、その論理“Ｏ”出力により上記冗長メモリアレイへの
切り換えを禁止するものである。すなわち、上記記憶回
路に不良アドレスが書き込まれていない状態でも、記憶
回路の出力ｉ号ａｏ’がロウレベルに、ａＯ′がハイレ
ベルにされる。これによって、外部端子から供給される
全ビットのアドレス信号がハイレベルのとき、上記アド
レス比較回路は一致検出動作を行うものであるため、上
記イネーブル信号φｋが無いと予備メモリアレイに切り
換えられてしまうという不都合が生じるからである。

この実施例の冗長回路においては、不良アドレスが書き
込むことなく、上記端子ＴＰＯを所定の高電圧にするこ
とにより、イネーブル信号φｋを発生させることができ
る。これにより、上記のように全ビットのアドレス信号
をハイレベルにすると、アドレス比較回路が一致検出動
作を行うため、予備メモリアレイがアクセスされる。こ
れによって、予備メモリアレイに対する書き込み／読み
出し試験を行うことができるから、不良アドレスの書き
込みの前に、その良／不良の判定を行うことができる０
例えば、上記予備′メモリアレイに不良が存在する場合
、この冗長回路を使用しないで、他の不良なしと判定さ
れた予備メモリアレイに対応した冗長回路を使用するこ
とによって、確実な欠陥救済を行うことができるもので
ある。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）試験用のパッドから供給される信号によってアド
レス比較出力を有効にして予備メモリアレイへの切り換
えを指示するイネーブル記憶回路の出力信号を強制的に
発生させる手段を設けることにより、そのヒユーズ手段
を切断させることなく、予備メモリアレイに対するアク
セスが可能になるため、その良／不良を判定することが
できる。

（２）上記（１）により、メモリアレイ中に不良ビット
が存在する場合、予め良品と判定された予備メモリアレ
イに対して切り換えを行うことができるから、製品歩留
まりを確実に向上させることができるという効果が得ら
れる。

（３）上記イネーブル記憶回路の出力信号を強制的に発
生させる手段として、寄生ＭＯ３ＦＥＴを用いることに
よって、極めて単純な構成により通常の動作状態で誤っ
て予備メモリアレイへの切り換えが行われてしまうとい
う誤動作を防止することができるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、イネーブル記
憶回路の出力信号を強制的に発生させる手段は、前記寄
生ＭＯ３ＦＥＴの他、通常のＭＯＳＦＥＴを用いるもの
であってもよい、また、これらのＭＯＳＦＥＴは、上記
出力インバータ回路の入力端子に接続させるものの他、
上記ラッチ回路を構成するナントゲート回路又は出力回
路としてナントゲート回路を用い、上記ＭＯ３ＦＥＴに
より形成される信号を供給するものとしてもよい。この
場合には、ＭＯ３Ｆ’ＥＴのコンダクタンスが小さくて
も、簡単に上記信号を発生させることができる。

なお、不良アドレスの記憶回路とアドレス比較回路から
なる冗長回路は、アドレスバッファに隣接して配置する
ものの他、予備メモリアレイ側に近接し、あるいは適当
な空きスペースに配置するもの等何であってもよい。

また、不良アドレスの記憶回路及びアドレス比較回路は
、上記ＣＭＯ３回路の他、ＮチャンネルＭＯＳＦＥＴ　
（又はＰチャンネルＭＯ３ＦＥＴ）のみによって構成さ
れるものであつてもよい。

ダイナミック型ＲＡＭの各回路ブロックの具体的回路構
成は、種々の実施形態を採ることができるものである０
例えば、外部端子から供給するアドレス信号は、それぞ
れ独立した外部端子からロウアドレス信号とカラムアド
レス信号とを同時に供給するものとてもよい、メモリア
レイの構成は、例えば、１Ｍビットのような大記憶容量
化を図る場合、第１図において、カラムデコーダを中心
にし右側にも同様なメモリアレイ及びロウアドレス選択
回路を設けるもの、あるいはロウデコーダを中心して下
側にも同様なメモリアレイを設けるもの等種々の実施形
態を採ることができる。

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合に
ついて説明したが、それに限定されるものではなく、例
えば上記のような欠陥救済方式を採用することを条件と
してスタティック型ＲＡＭや各種ＲＯＭ　（リード・オ
ンリー・メモリ）等の半導体記憶装置にも同様に利用す
ることができる。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、所定の端子から供給される信号によって
アドレス比較出力を有効にして予備メモリアレイへの切
り換えを指示するイネーブル記憶回路の出力信号を強制
的に発生させる手段を設けることにより、そのヒユーズ
手段を切断させることなく、予備メモリアレイに対する
アクセスが可能になるため、その良／不良を判定するこ
とができる。

【図面の簡単な説明】

第１図は、この発明に係る冗長回路を構成する単位回路
の一実施例を示す回路図、 第２図は、この発明に係るダイナミック型ＲＡＭの一実
施例を示す内部構成ブロック図である。 ＭＩＬ　ＮＭ２Ｒ・−ノー１−リアレイ、ＭｘＩＬ〜Ｍ
Ｘ２Ｒ・・ロウ系予備メモリアレイ、ＭＹＩＬ〜ＭＹ２
Ｒ・・カラム系予備メモリアレイ、ＳＡ１、ＳＡ２・・
センスアンプ、Ｒ−ＡＤＢ・・ロウアドレスバッファ、
ＣＷＩＬ、ＣＷＩＲ・・カラムスイッチ、ＳＷＩ　Ｌ−
３Ｗ２Ｒ・・スイッチ回路、Ｃ−ＡＤＢ・・カラムアド
レスバッファ、Ｒ−ＤＣＲＩ　Ｌ〜Ｒ−ＤＣＲ２Ｒ・・
ロウデコーダ、Ｃ−ＤＣＲｌ、ＣＤＣＲ２・・カラムデ
コーダ、Ｒ−ＴＧ・・ロウ系タイミング発生回路、Ｃ−
ＴＧ・・カラム系タイミング発生回路、Ｒ−ＡＣ・・ロ
ウ系冗長回路、Ｃ−ＡＣ・・カラム系冗長回路、ＤＩＢ
・・データ人力バッファ、ＤＯＢ・・データ出カバソフ
ァ、０１〜Ｇ４・・ナントゲート回路、Ｎ１〜Ｎ３・・
インバータ回路、Ｐ１〜Ｐ４．ＴＰＯ・・端子、ＥＸ・
・排他的論理和回路、Ｆ１〜Ｆ２・・ヒユーズ 第１図

Claims (1)

1. 【特許請求の範囲】 １、アドレスバッファから供給される内部アドレス信号
   と記憶回路に記憶された不良アドレス信号とを受けるア
   ドレス比較回路と、上記記憶回路に不良アドレスが格納
   されていることを示すイネーブル記憶回路とからなり、
   不良アドレスへのメモリアクセスを検出して予備メモリ
   アレイに切り換える冗長回路と、所定の端子から供給さ
   れる信号によって上記イネーブル記憶回路の出力信号を
   強制的に発生させる手段とを含むことを特徴とする半導
   体記憶装置。 ２、上記イネーブル記憶回路の出力信号を強制的に発生
   させる手段は、パッドから供給される比較的高い制御電
   圧を受けて選択的に動作状態にされる寄生ＭＯＳＦＥＴ
   からなるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。