JPH0582680B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもの
で、例えば、予備メモリアレイを内蔵した半導体
記憶装置に利用して有効な技術に関するものであ
る。

〔背景技術〕

半導体技術の進展によつて、素子パターンの微
細化が益々図られている。このようなパターンの
微細化に伴つて、その製造工程における異物等に
よる欠陥が生じ易くなり製品の歩留りを悪化させ
る傾向にある。そこで、半導体記憶装置において
は、欠陥ビツト救済方式が公知である。欠陥ビツ
ト救済方式を採用するために、例えば×１ビツト
構成（１ビツトの単位のデータを書込み又は読み
出す）の半導体記憶装置には、メモリアレイ内の
不良アドレスを記憶する適当な記憶手段及びその
アドレス比較回路、並びに冗長回路（予備メモリ
アレイ）のような付加回路が設けられる。

上記不良アドレスの記憶は、例えば、ポリシリ
コンにより構成されたヒユーズ手段が用いられ
る。この場合、例えば、溶断されたポリシリコン
層の切断ギヤツプ（微細な間隙）が再結合がされ
てしまう等の現象が生じる。この原因としては、
ヒユーズ手段を不良アドレスに従つて選択的に溶
断させるため、そのヒユーズ手段が形成さた個所
を外部に露出させて置く必要があり、水分等が混
入し易いことにあると考えられていた。しかしな
がら、本願発明者において、上記ヒユーズ手段の
切断不良の原因を詳細に検討した結果、他に大き
な原因のあることを見い出した。

なお、冗長回路を設けた半導体記憶装置の例と
して、例えば日経マグロウヒル社発行『日経エレ
クトロニクス』1980年７月21日号、頁189〜頁201
がある。

〔発明の目的〕

この発明の目的は、高信頼性のヒユーズ手段を
用いた記憶回路を内蔵する半導体集積回路装置を
提供することにある。

この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、ヒユーズ手段の溶断の有無を識別
した後は、ヒユーズ手段の両端を短絡して同電位
にして、微細な切断ギヤツプに高い電界が生じる
を防止することによつて、その高信頼性を実現す
るものである。

〔実施例〕

第１図には、この発明の一実施例のダイナミツ
ク型RAMのブロツク図が示されている。同図の
ダイナミツク型RAMは、特に制限されないが、
８ビツトの単位でアクセスするダイナミツク型
RAMであり、公知の半導体集積回路の製造技術
によつて、単結晶シリコンのような半導体基板上
において形成される。

この実施例では、特に制限されないが、メモリ
アレイは、Ｍ−ARY１，Ｍ−ARY２のように左
右２つに分けて配置されている。各メモリアレイ
Ｍ−ARY１，Ｍ−ARY２において、８本の相補
データ線対が一組とされ、同図においては縦方向
に向かうよう形成されている。すなわち、メモリ
アレイを８ブロツク（マツト）に分けて構成する
のではなく、８ビツトのデータ線、同一のメモリ
アレイ内の互いに隣合う８本の相補データ線対に
対して、１つのアドレスが割り当てられ、同図で
は横方向に順に配置される。このようにすること
によつて、メモリアレイ及びその周辺回路の簡素
化を図ることができる。上記メモリアレイＭ−
ARY１，Ｍ−ARY２にマトリツクス配置される
メモリセルは、情報記憶用のキヤパシタとアドレ
ス選択用のMOSFETとからなる1MOS型のダイ
ナミツク型メモリセルが用いられる。このメモリ
セルのアドレス選択用のMOSFETのゲートは、
ワード線に結合され、そのドレイン（ソース）
は、データ線に結合される。

ロウ系アドレス選択線（ワード線）は、上記各
メモリアレイＭ−ARY１，Ｍ−ARY２に対して
共通に横方向に向かうよう形成され、同図では縦
方向に順に配置される。

上記相補データ線対は、カラムスイツチＣ−
SW１，Ｃ−SW２を介して８本の共通相補デー
タ線対CD１，CD２に選択的に接続される。同図
おいては、上記共通相補データ線対は横方向に走
つている。この共通相補データ線対CD１，CD２
は、メインアンプMA１，MA２の入力端子にそ
れぞれ接続される。

センスアンプSA１，SA２は、上記メモリアレ
イの相補データ線対の微少読み出し電圧を受け、
そのタイミング信号φpaにより動作状態とされ上
記読み出し電圧に従つて相補データ線対をハイレ
ベル／ロウレベルに増幅するものである。

ロウアドレスバツフアＲ−ADBは、外部端子
からのｍ＋１ビツトのアドレス信号RADを受け、
内部相補アドレス信号a0〜am、０〜ｍを形
成して、ロウアドレスバツフアＲ−DCRに送出
する。なお、以後の説明及び図面においては、一
対の内部相補アドレス信号、例えばa0、０を
内部相補アドレス信号ａ０と表すことにする。し
たがつて、上記内部相補アドレス信号a0〜am、
ａ０〜ｍは、内部相補アドレス信号ａ０〜ａｍ
と表す。

ロウアドレスデコーダＲ−DCRは、上記アド
レス信号ａ０〜ａｍに従つて１本のワード線をワ
ード線選択タイミング信号φxに同期して選択す
る。

カラムアドレスバツフアＣ−ADBは、外部端
子からのｎ＋１ビツトのアドレス信号CADを受
け、内部相補アドレス信号a0〜an、０〜ｎ
を形成して、カラムアドレスデコーダＣ−DCR
に送出する。なお、上記内部相補アドレス信号の
表し方に従つて、図面及び以下の説明では、上記
内部相補アドレス信号a0〜an、０〜ｎを内
部相補アドレス信号ａ０〜ａｎと表す。

カラムアドレスデコーダＣ−DCRは、上記ア
ドレス信号ａ０〜ａｎに従つて８本の相補データ
線対をデータ線選択タイミング信号φyに同期し
た選択信号を形成する。

カラムスイツチＣ−SW１，Ｃ−SW２は、上
記選択信号を受け、上記８対の相補データ線を対
応する８対の共通相補データ線に接続する。な
お、同図では、例示的に示された上記相補データ
線対及び共通相補データ線対は、１本の線により
現している。

入出力回路Ｉ／Ｏは、読み出しのためのメイン
アンプ及びデータ出力バツフアと、書込みのため
のデータ入力バツフアとにより構成され、読み出
し時には、動作状態にされた一方のメインアンプ
MA１又はMA２を増幅して外部端子DAに送出
する。また、書込み動作時には、その書込み出力
を上記共通相補データ線対CD１，CD２に供給す
る。同図では、この書込み用の信号経路を省略し
て描かれている。

内部制御信号発生回路TGは、２つの外部制御
信号（チツプセレクト信号）、（ライトイ
ネーブル信号）と、特に制限されないが、上記ア
ドレス信号a0〜am及びa0〜anを受けるアドレス
信号変化検出回路ATDで形成されたアドレス信
号の変化検出信号φとを受けて、メモリ動作に必
要な各種タイミング信号を形成して送出させる。
上記のようなアドレス信号変化検出回路ATDに
より形成された検出信号φに基づいて内部動作の
ための一連のタイミングを形成することにより
RAMを内部同期式により動作させる。これによ
り、上記のようなダイナミツク型メモリセルを用
いたにもかかわらず、外部からはスタテイツク型
RAMと同じようにアクセスすることができる
（いわゆる、凝似スタテイツク型RAMを構成す
るものである）。このような動作のために、上記
アドレスバツフアＲ−ADB，Ｃ−ADB及びアド
レスデコーダＲ−DCR，Ｃ−DCR１，Ｃ−DCR
２等の周辺回路は、後述するようなCMOS（相補
型MOS）スタテイツク型回路によつて構成され
る。

上記メモリアレイＭ−ARY１、メモリアレイ
Ｍ−ARY２における欠陥を救済するため、これ
らのメモリアレイＭ−ARY１，Ｍ−ARY２に対
して予備メモリアレイYR−ARY１，YR−ARY
２がそれぞれ設けられる。これらの予備メモリア
レイYR−ARY１，YR−ARY２への切り換えを
行うため、不良アドレス信号と不良ビツトアドレ
スとを記憶するアドレス記憶手段と、この不良ア
ドレス信号とアドレスバツフアＣ−ADBから供
給されたアドレス信号ａ０〜ａｎとを比較して記
憶された不良アドレスが入力されたことを検出す
るカラムアドレス比較回路とからなるアドレスコ
ンペアACが設けられる。このアドレスコンペア
ACは、不良アドレスに対する選択を検出して、
上記冗長用メモリアレイYR−ARY１（又はYR
−ARY２）のデータ線を上記不良ビツトのアレ
イに代えて共通相補データ線に接続させるという
選択動作に切り換える。

なお、ワード線に対しても同様な冗長用メモリ
アレイを設けられるものであるが、ほゞ類似の構
成とされるから、同図においては省略して描かれ
ている。

第２図には、上記アドレスコンペアの要部一実
施例の回路図が示されている。同図の各回路素子
は、公知のCMOS（相補型MOS）集積回路の製造
技術によつて、１個の単結晶シリコンのような半
導体基板上において形成される。同図において、
ソース・ドレイン間に直線が付加された
MOSFETはＰチヤンネル型である。

特に制限されないが、集積回路は、単結晶Ｐ型
シリコンからなる半導体基板に形成される。Ｎチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＰチヤンネルMOSFETは、上記半導体基板
表面に形成されたＮ型ウエル領域に形成される。
それによつて、半導体基板は、その上に形成され
た複数のＮチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｎ型ウエル領域は、その上に形
成されたＰチヤンネルMOSFETの基体ゲートを
構成する。

上記１組のアドレスコンベアは、アドレス信号
のビツト数(n)に応じた数だけの不良アドレスの記
憶回路及びアドレス比較回路と、１つのイネーブ
ル回路とにより構成される。

不良アドレスの記憶回路は、特に制限されない
が、ポリシリコン層によつて形成されたヒユーズ
手段Ｆが利用される。ヒユーズ手段Ｆの一端は、
それをを溶断させるための電圧が供給される電極
Ｐ２に接続される。このヒーズ手段Ｆの他端と回
路の接地電位点との間には、不良アドレスを指示
するアドレス信号a0を受けて、上記ヒユーズ手
段Ｆの溶断電流を形成するＮチヤンネル
MOSFETQ２が設けられる。

上記ヒユーズ手段Ｆの溶断の有無に従つた信号
を形成するため、上記電極Ｐ２と電源電圧Vccと
の間には、ヒユーズ手段Ｆの溶断の有無を識別す
るための電流制限を行う抵抗Ｒとダイオード形態
のＮチヤンネルMOSFETQ１とが設けられる。
上記ヒユーズ手段Ｆの他端と回路の接地電位点と
の間には、ＰチヤンネルMOSFETQ３とＮチヤ
ンネルMOSFETQ４とが直列形態に設けられる。
上記ヒユーズ手段Ｆの他端（ノードＮ１）の電圧
と、上記MOSFETQ３，Ｑ４の接続点（ノード
Ｎ２）の電圧とは、ナンド（NAND）ゲート回
路Ｇ１の入力に供給される。このゲート回路Ｇ１
の出力（ノードＮ３）は、一方においてそれぞれ
上記ＰチヤンネルMOSFETQ３とＮチヤンネル
MOSFETQ４のゲートに供給され、他方におい
てインバータ回路IV１の入力に供給される。ま
た、上記ゲート回路Ｇ１の出力と回路の接地電位
点との間には、ＰチヤンネルMOSFETQ６が設
けられる。このMOSFETQ６のゲートには、定
常的に回路の接地電位点に接続されることによつ
て、電源投入と同時にオン状態にされるＰチヤン
ネルMOSFETQ５を通して電源電圧Vccが供給
される。これによつて、図示しないが、
MOSFETQ６のゲート容量とMOSFETQ５のコ
ンダクタンスにより決定される時定数に従つて、
電源投入直後の一定期間、上記MOSFETQ６は
オン状態にされる。このMOSFETQ６は、上記
MOSFETQ５を通してそのゲート容量にチヤー
ジアツプされる電圧が、電源電圧Vccを基準とす
るしきい値電圧より高くなると、オフ状態にされ
る。したがつて、上記ゲート回路Ｇ１の出力は、
電源投入直後の一定期間は、上記MOSFETQ６
のオン状態によつて強制的にロウレベルされ、上
記MOSFETQ６のオフ状態とともに、その入力
に従つたレベルにされる。

上記インバータ回路IV１の出力（ノードＮ４）
は、一方においてインバータ回路IV２を通すこ
とにより形成された非反転の不良アドレス信号
a0′とともに、反転の不良アドレス信号a0′として
後述するアドレス比較回路に供給される。上記イ
ンバータ回路IV１の出力（ノードＮ４）は、他
方において排他的論理和回路EXの一方の入力に
供給される。この排他的論理和回路EXの他方の
入力には、上記ゲート回路Ｇ１の出力が供給され
る。この排他的論理和回路EXの出力は、遅延回
路DLの入力に供給される。この遅延回路DLの出
力（ノードＮ５）は、上記電極Ｐ１とヒユーズ手
段Ｆの他端との間を短絡するＮチヤンネル
MOSFETQ７のゲートに供給される。

アドレス比較回路は、特に制限されないが、直
列形態にされたＮチヤンネルMOSFETQ１０，
Ｑ１１により構成される。すなわち、上記非反転
の不良アドレス信号a0′は、上記MOSFETQ１０
のゲートに供給される。反転の不良アドレス信号
ａ0′は、上記MOSFETQ１１のゲートに供給さ
れる。上記MOSFETQ１０の一端からはメモリ
アクセスのための反転のアドレス信号０が供給
され、上記MOSFETQ１１の他端からはメモリ
アクセスのための非反転のアドレス信号a0が供
給される。そして、MOSFETQ１０，Ｑ１１の
接続点から比較出力が送出される。これによつ
て、例えば不良アドレスとして、非反転のアドレ
ス信号a0′がハイレベル（反転のアドレス信号
0′はロウレベル）の時には、MOSFETQ１０が
オン状態にされている。これにより、メモリアク
セスのための非反転のアドレス信号a0がハイレ
ベル（したがつて、反転のアドレス信号０はロ
ウレベル）の時には、上記MOSFETQ１１を通
して反転のアドレス信号０のロウレベルが送出
される。すなわち、両アドレスが一致の時には、
ロウレベルが出力される。一方、例えば不良アド
レスとして、非反転のアドレス信号a0′がロウレ
ベル（反転のアドレス信号0′はハイレベル）の
時には、MOSFETQ１１がオン状態にされてい
る。これにより、メモリアクセスのための非反転
のアドレス信号a0がハイレベル（したがつて、
反転のアドレス信号０はロウレベル）の時に
は、上記MOSFETQ１１を通して非反転のアド
レス信号a0のハイレベルが送出される。すなわ
ち、両アドレスが不一致の時には、ハイレベルが
出力される。

アドレス信号の全ビツトについての上記アドレ
ス比較出力は、図示しないがノア（NOR）ゲー
ト回路入力に供給される。このゲート回路の出力
の論理“１”によつて上記メモリアレイＭ−
ARY１（Ｍ−ARY２）における選択動作の禁止
と、予備メモリアレイYR−ARY１（YR−ARY
２）の選択動作が行われる。すなわち、アドレス
信号の全ビツトについてのアドレス比較出力がロ
ウレベル（論理“０”）の時、上記のようなアド
レスの切り換えが行われる。

上記不良のアドレスの記憶回路の動作を第３図
に示したタイミング図に従つて説明する。

図示しないが、ヒユーズ手段Ｆは、電極Ｐ２に
電源電圧Vccを供給した状態で、不良アドレス信
号a0に従つてMOSFETQ２をオン又はオフ状態
にすることにより、その溶断の有無が決定され
る。なお、その読み出し動作の時には、上記
MOSFETQ２は図示しない制御回路によつて定
常的にオフ状態にされる。

電源投入により電源電圧Vccは立ち上がる。こ
の時、ＰチヤンネルMOSFETQ６は、そのゲー
ト電圧が実質的に回路の接地電位のようなロウレ
ベルであることよりオン状態にされ、ノードＮ３
をロウレベルにする。これによつて、Ｐチヤンネ
ルMOSFETQ３はオン状態に、Ｎチヤンネル
MOSFETQ４はオフ状態にされる。

今、ヒユーズ手段Ｆが溶断されていなければ、
同図に実線で示すように、上ヒユーズ手段Ｆの他
端（ノードＮ１）は、上記電源電圧Vccの立ち上
がりに従つてハイレベルに立ち上がる。上記
MOSFETQ３のオン状態によつて、ノードＮ３
の電位も上記ノードＮ２の立ち上がりに従つて立
ち上がる。そして、上記MOSFETQ５を通した
電源電圧Vccの供給によつて、MOSFETQ６が
オフ状態にされると、上記ノードＮ１とＮ２のハ
イレベル（論理“１”）受けるゲート回路Ｇ１の
出力（ノードＮ３）は、ロウレベルのままにされ
る。このノードＮ３のロウレベルにより、Ｐチヤ
ンネルMOSFETQ３はオン状態に、Ｎチヤンネ
ルMOSFETQ４はオフ状態にされるため、上記
状態を保持するという記憶動作を行う。

このノードＮ３のロウレベルにより、インバー
タ回路IV１の出力であるノードＮ４は、ハイレ
ベルに立ち上がり、排他的論理和回路EXの出力
は、上記ノードＮ３のロウレベルとＮ４のハイレ
ベルに従つた不一致出力のハイレベルを形成す
る。このハイレベル信号は、遅延回路DLを通し
て遅延される。したがつて、遅延回路DL出力で
あるノードＮ５は、遅れてハイレベルに立ち上が
り、上記ヒユーズ手段Ｆの両端を実質的に短絡す
るMOSFETQ７をオン状態にする。これにより、
上記ヒユーズ手段Ｆの両端の電位はほゞ同じ電位
にされる。

一方、ヒユーズ手段Ｆが溶断されていれば、同
図に点線で示すように、上記同様な電源投入直後
の上記MOSFETQ３のオン状態にかかわらず上
記ノードＮ１とＮ２はロウレベル（論理“０”）
にされる。したがつて、上記同様にMOSFETQ
６のオフ状態により、ゲート回路Ｇ１の出力（ノ
ードＮ３）は、ハイレベルに立ち上がる。このノ
ードＮ３のハイレベルにより、Ｐチヤンネル
MOSFETQ３はオフ状態に、Ｎチヤンネル
MOSFETQ４はオン状態にされるため、上記状
態を保持するという記憶動作を行う。

このノードＮ３のハイレベルにより、インバー
タ回路IV１の出力であるノードＮ４は、ロウレ
ベルにされ、排他的論理和回路EXの出力は、上
記ノードＮ３のハイレベルとＮ４のロウレベルに
従つた不一致出力のハイレベルを形成する。この
ハイレベル信号は、遅延回路DLを通して遅延さ
れる。したがつて、遅延回路DL出力であるノー
ドＮ５は、遅れてハイレベルに立ち上がり、上記
ヒユーズ手段Ｆの両端を実質的に短絡する
MOSFETQ７をオン状態にする。これにより、
ノードＮ１は、電源電圧Vccのようなハイレベル
にされ、上記ヒユーズ手段Ｆの両端の電位はほゞ
同じ電位にされる。

〔効果〕

(1) ヒユーズ手段の溶断の有無を識別した後、言
い換えるならば、その情報を記憶回路が保持し
た後に、ヒユーズ手段の両端を短絡するもので
あるので、溶断されたヒユーズ手段の微細な間
隙に電源電圧に従つた電圧が印加されつづける
ことがない。これにより、その微細な間隙での
高い電界集中が継続して行われないから、水分
等の混入があつても上記間隙を再結合させるよ
うな電気化学的な変化の発生を迎えることがで
きる。これによつて、高信頼性を実現すること
ができるという効果が得られる。

(2) 上記(1)により、ヒユーズ手段には、定常状態
では高い電圧が印加されないから、溶断されな
いヒユーズ手段に電流が流れ続けることによつ
て生じるエレクトロマイグレーシヨン等により
ヒユーズ手段の実質的な抵抗値の変化を防止す
ることができる。これにより、上記(1)の効果と
相俟つて、高い信頼性を実現することができ
る。

(3) ヒユーズ手段に対して直列にＰチヤンネル
MOSFETとＮチヤンネルMOSFETを接続し、
上記ＰチヤンネルMOSFETとヒユーズ手段の
接続点と、ＰチヤンネルMOSFETとＮチヤン
ネルMOSFETとの接続点の電位をゲート回路
に供給して、その出力をそれぞれのMOSFET
に正帰還させることにより、ラツチ回路（記憶
回路）を構成することによつて、定常的な電流
経路が形成されないから、低消費電力化を図る
ことができるという効果が得られる。

以上本発明社によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、RAMにおいては、その書き込み
又は読み出しを４ビツト又は１ビツトの単位で行
うもの等種々の実施形態を採ることができる。

上記ヒユーズ手段の溶断の有無に従つた情報の
記憶を行う記憶回路の構成は、そのゲートとドレ
インとが交差結線された駆動MOSFETの一方の
ドレインに上記ヒユーズ手段の他端を接続するも
の等種々の実施形態を採ることができる。また、
電源投入直後に、ヒユーズ手段の両端の電位をほ
等しくさせるMOSFETの制御信号を形成する回
路は、単に電源電圧Vccの立ち上りから一定時間
遅れた発生する信号を形成するものであれば何で
あつてもよい。また、ヒユーズ手段の切断は、例
えば、適当な微細配線からなるヒユーズ手段をレ
ーザー光線を用いて切断させるものであつてもよ
い。さらに、上記ヒユーズ手段の溶断の有無を識
別する動作は、電源投入直後にのみ行うものの
他、一定の動作条件、例えばチツプが選択状態に
された時等に行うようにするものであつてもよ
い。

また、ダイナミツク型RAMの各回路ブロツク
の具体的回路構成は、種々の実施形態を採ること
ができるものである。例えば、外部端子から供給
するアドレス信号は、共通の外部端子からロウア
ドレス信号とカラムアドレス信号と時分割方式に
より供給するものであつてもよい。

〔利用分野〕

以上本発明者によつてなされた発明をその背景
となつた利用分野であるダイナミツク型RAM
（擬似スタテイツク型RAM）に適用した場合つ
いて説明したが、それに限定されるものではな
く、例えば、上記のような欠陥救済方式を採用し
たスタテイツク型RAMあるいはプログラマブル
ROM（リード・オンリー・メモリ）の他、ヒユ
ーズ手段を用いてその製品コード等の各種情報を
記憶させる記憶回路を含む半導体集積回路装置に
広く利用することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す内部構成
ブロツク図、第２図は、そのアドレスコンペアの
要部一実施例を示す回路図、第３図は、そのタイ
ミング図である。 Ｍ−ARY１，Ｍ−ARY２……メモリアレイ、
SA１，SA２……センスアンプ、Ｒ−ADB……
ロウアドレスバツフア、Ｃ−SW１，Ｃ−SW２
……カラムスイツチ、Ｃ−ADB……カラムアド
レスバツフア、Ｒ−DCR……ロウアドレスデコ
ーダ、Ｃ−DCR１，Ｃ−DCR２……カラムアド
レスデコーダ、MA１，MA２……メインアン
プ、TG……タイミング発生回路、ATD……アド
レス信号変化検出回路、Ｉ／Ｏ……入出力回路、
AC……アドレスコンペア。

Claims (1)

1. 【特許請求の範囲】 １ その切断の有無により情報の記憶を行なうヒ
   ユーズ手段と、 電源投入時に、上記ヒユーズ手段の溶断の有無
   に従つた情報を取り込み保持するラツチ回路と、 上記ヒユーズ手段の溶断の有無に従つた記憶情
   報の上記ラツチ回路への取り込みに要する時間の
   経過後にオン状態にされ上記ヒユーズ手段の両端
   を同じ電位にするスイツチ手段、 とを備えてなることを特徴とする半導体集積回路
   装置。 ２ 上記スイツチ手段は、MOSFETにより構成
   され、電源投入の電源電圧の立上りを利用して形
   成されたタイミング信号によりオン状態にされる
   ものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３ 上記ヒユーズ手段の溶断の有無に従つた記憶
   情報を取り込み保持するラツチ回路は、一端から
   電源電圧が供給されるヒユーズ手段の他端と回路
   の接地電位点との間に直列に設けられＰチヤンネ
   ルMOSFET及びＮチヤンネルMOSFETと、上
   記ヒユーズ手段の他端の電圧と、上記Ｐチヤンネ
   ルMOSFETとＮチヤンネルMOSFETとの接続
   点の電圧とを受けるゲート回路と、このゲート回
   路の出力を電源電圧投入直後一定期間強制的にロ
   ウレベルにする起動回路とを含み、上記ゲート回
   路の出力が、上記ＰチヤンネルMOSFETとＮチ
   ヤンネルMOSFETのゲートに正帰還されるもの
   であることを特徴とする特許請求の範囲第１項又
   は第２項記載の半導体集積回路装置。 ４ 上記ヒユーズ手段は、不良アドレスを記憶す
   る記憶回路を構成し、この不良アドレスに対する
   アクセスを検出して予備メモリアレイに切り換え
   る冗長回路を含む半導体記憶回路に設けられるも
   のであることを特徴とする特許請求の範囲第１、
   第２又は第３項記載の半導体集積回路装置。