JP2000251493A - ヒューズ検出回路およびその集積回路メモリ - Google Patents

ヒューズ検出回路およびその集積回路メモリ

Info

Publication number
JP2000251493A
JP2000251493A JP2000048621A JP2000048621A JP2000251493A JP 2000251493 A JP2000251493 A JP 2000251493A JP 2000048621 A JP2000048621 A JP 2000048621A JP 2000048621 A JP2000048621 A JP 2000048621A JP 2000251493 A JP2000251493 A JP 2000251493A
Authority
JP
Japan
Prior art keywords
fuse
circuit
transistor
state
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000048621A
Other languages
English (en)
Other versions
JP4624516B2 (ja
Inventor
E Sterns Glen
グレン・イー・スターンズ
T Flanagan Stephen
ステファン・ティー・フラナガン
Ray Chang
レイ・チャン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22995261&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2000251493(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JP2000251493A publication Critical patent/JP2000251493A/ja
Application granted granted Critical
Publication of JP4624516B2 publication Critical patent/JP4624516B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Emergency Protection Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 銅ヒューズ２０８と、ヒューズ２０８のオー
プン回路状態またはクローズ回路状態を検出するための
ヒューズ状態検出段２０２とを含む、集積回路メモリ１
００におけるヒューズおよび検出回路１２４を提供す
る。 【解決手段】 ヒューズ検出回路１２４は、ヒューズの
状態に応じた出力信号を与え、また検出時に、ヒューズ
の電圧降下を、集積回路メモリに印加される電源電圧と
は無関係な絶対値に制限する。ヒューズ検出回路１２４
は、集積回路メモリ１００のパワーアップ時に動作し、
ヒューズの状態が検出・ラッチされ、かつ電源が集積回
路メモリ１００の確実な動作のために十分になった後
に、ディセーブルされる。飛んだ銅ヒューズ２０８の電
圧降下を制限することにより、エレクトロマイグレーシ
ョン問題は軽減される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路メモ
リに関し、さらに詳しくは、ヒューズ検出回路およびそ
の方法を有する集積回路メモリに関する。
【０００２】
【従来の技術】長年、さまざまな理由でヒューズは半導
体回路で利用されてきた。例えば、一般にメモリ回路は
メモリ冗長性(memory redundancy)を実施するためにヒ
ューズを利用する。行・列(row and column)冗長ハード
ウェアは、製造試験時に動作不良ビット・セルまたはワ
ード・ラインを置換するために存在する。メモリ冗長性
を利用する効果は、歩留りを向上させることである。歩
留りの改善は、メモリ・アレイの不良素子を置換するた
めに冗長素子を利用することによって達成される。ヒュ
ーズは、冗長関連情報を格納するための不揮発性メモリ
として利用される。
【０００３】半導体におけるヒューズ技術の別の一般的
な利用では、電子チップ識別(electronic chip identif
ication)を実施する。チップ識別は、ロット，ウェハお
よびウェハ上のＸ／Ｙ座標位置を含む各チップのソース
を固有に識別することによって達成され、製造業者は任
意の集積回路のプロセス・データを容易に検索・報告で
きる。ヒューズは、メモリ冗長性で用いられるのと同じ
ように、この目的を達成するために用いられる。例え
ば、識別ヒューズは、集積回路上のヒューズのバンクに
おいて実装される。特定の集積回路を識別するために、
固有のヒューズ・パターンはクローズのままにされ、他
のヒューズはオープンされる。このようなオープンおよ
びクローズすなわち導通状態のヒューズの識別パターン
は、集積回路の指紋または識別子となる。制御信号をア
サート(assert)すると、このようなヒューズの導通状態
は集積回路から容易に読み出され、走査チェーン(scann
ed chain)に格納できる。このとき、走査済み情報は、
従来の走査試験装置を利用して読むことができる。
【０００４】一般に、ヒューズは、ポリシリコンまたは
金属のいずれかで半導体において実装される。従来利用
されてきた金属には、アルミニウムおよびタングステン
がある。ヒューズを実装するために利用される材料に関
係なく、ヒューズが飛んだかどうかを制御するため、ま
たヒューズ導通状態を指示するために、プログラミング
回路が必要とされる。このようなプログラム可能なヒュ
ーズ回路の例は、Frederick Smithによる米国特許第
４，４４６，５３４号「プログラマブル・ヒューズ回路
(Programmable Fuse Circuit)」において教示されてい
る。一般に、半導体ヒューズは、（電源電圧の大きさに
対して）大きな電圧を印加することにより、あるいはレ
ーザ光を利用することにより、非導通にする、すなわち
飛ばされる。飛んだヒューズは実質的にはオープン回路
であり、飛んでないヒューズはショート回路である。い
ずれにせよ、回路はヒューズがうまく非導通状態になっ
たかどうかの既存のステータスを指示する必要がある。
このような回路では、ヒューズが飛んだあるいは非導通
状態になった後に、非導通状態のヒューズの２端子間で
電圧差が存在できるようにすることが一般的である。ヒ
ューズ回路の出力は、ヒューズを飛ばすプログラミング
動作が成功したかどうかを示す。
【０００５】
【発明が解決しようとする課題】集積回路上の導体とし
て銅が利用でき、そのためヒューズとしても利用できる
ことが近年発見された。しかし、飛んだヒューズ両端に
て電圧降下を生じさせる回路で銅ヒューズを利用するに
は問題がある。時間の経過とともに、エレクトロマイグ
レーション(electro-migration)または絶縁破壊(dielec
tric breakdown)などの一般的な現象により、両端に電
圧降下のある飛んだヒューズに導通経路が再形成するこ
とがある。従って、エレクトロマイグレーションまたは
絶縁破壊を生じさせる十分に高い電圧降下をヒューズ両
端に生じさせずに、銅ヒューズが飛んだかどうかを検出
するための回路が必要とされる。
【０００６】
【実施例】図１は、本発明によるヒューズおよび検出回
路１２４を有するメモリ１００のブロック図を示す。ヒ
ューズおよび検出回路１２４は、メモリ１００に電力を
印加したときに冗長ヒューズ（図２参照）の論理状態を
検出する。これらの冗長ヒューズは、メモリ１００内の
動作不良行または列を示すために利用でき、メモリ１０
０の動作を調整するために利用でき、メモリ１００を識
別するためなどに利用できる。ヒューズおよび検出回路
１２４は、きわめて低い電圧をヒューズに短時間だけ印
加することにより、格納された論理状態を検出できる。
この検出方法にはいくつかの利点がある。第１に、低電
圧と短時間の組み合わせは、クローズ状態への再成長か
らのオープン・ヒューズまたは「飛んだ」ヒューズの可
能性を低減する。この現象は、ヒューズが銅プロセスを
利用して製造される場合に特に重要である。第２に、短
時間により、ヒューズおよび検出回路１２４によって消
費される電力が低減される。消費電力は、携帯性，熱散
逸および信頼性などのさまざまなパラメータに影響を及
ぼす。
【０００７】図１に戻って、メモリ１００は、メモリ・
アレイ１０２を含む。メモリ・アレイ１０２は、Ｎ(Ｍ
行列のビット・セルからなり、各セルは１ビットの情報
を格納できる。メモリ・アレイ１０２内の特定のビット
は、特定のアドレスによって指定される。アドレスの第
１部分、すなわち行アドレス(ROW ADDRESS)は、行デコ
ーディング回路１０４に入力される。行デコーディング
回路１０４は、メモリ・アレイ１０２内の一つの行を選
択するために、行アドレスを部分的にデコードする。行
デコーディング回路１０４の出力は、行選択回路１０６
に入力され、この行選択回路１０６は最終的なＮ分の１
デコーディング(one-of-N decoding)を生成する。同様
に、アドレスの第２部分、すなわち列アドレス(COLUMN A
DDRESS)は、列デコーディング回路１０８に入力され
る。列デコーディング回路１０８は、メモリ・アレイ１
０２内の列を選択するために、列アドレスを部分的にデ
コードする。列デコーディング回路１０８の出力は、列
選択回路１１０に入力され、この列選択回路１１０は最
終的なＭ分の１デコーディング(one-of-M decoding)を
生成する。入力アドレス、すなわちデータ(DATA)によっ
て識別されるデータ・ビットは、入出力（Ｉ／Ｏ）回路
１１６を介して出力され、あるいはこの入出力回路１１
６から入力される。
【０００８】また、メモリ１００は、冗長行１１２のセ
ットと、冗長列１１４のセットを含む。当技術分野で周
知なように、冗長列および冗長行を利用することによ
り、メモリ１００の製造歩留りが改善される。冗長行１
１２の一つは、ヒューズおよび検出回路１２４の出力に
よって選択される。ヒューズおよび検出回路１２４は、
入力行が不良として以前識別された行と一致する場合
に、冗長行の一つをイネーブルする。同様に、冗長列１
１４の一つは、ヒューズおよび検出回路１２４の出力に
よって選択される。ヒューズおよび検出回路１２４は、
入力列が不良として以前識別された列と一致する場合
に、冗長列１１４の一つをイネーブルする。ヒューズお
よび検出回路１２４については、図２を参照して以下で
説明する。
【０００９】最後に、パワーアップ・クリア回路(power
up clear circuit)１１８は、電圧源ＶＤＤを受けて、
制御信号ＰＯＫを生成する。ヒューズ制御回路１２０
は、制御信号ＰＯＫを受けて、２つの制御信号ＬＡＴＣ
ＨおよびＤＲＩＶＥを生成する。ヒューズ制御回路１２
０については、図３を参照して以下で説明する。ＬＡＴ
ＣＨおよびＤＲＩＶＥは、ヒューズおよび検出回路１２
４に入力される。
【００１０】メモリ１００の動作は、パワーオン・シー
ケンス・モードおよび通常動作モードを参照して便宜的
に説明できる。ただし、いずれの動作モードの前に、メ
モリ１００は、いずれかの列または行が不良であるかを
判定するために、製造後に検査される。メモリ１００が
不良な列または行を含む場合には、製造業者はヒューズ
および検出回路１２４内の一つまたはそれ以上のヒュー
ズを飛ばす。本発明の一実施例では、銅ヒューズはレー
ザ・ビームを選択的に印加することによって飛ばされ
る。これらのヒューズは、メモリ１００がその後使用さ
れるときに、不良行および／または不良列を識別する。
どの列または行も不良でない場合、ヒューズを飛ばす必
要はない。
【００１１】パワーオン・シーケンス・モード時に、ヒ
ューズおよび検出回路１２４は各冗長ヒューズの論理状
態を検出する。短い遅延の後、パワーアップ・クリア回
路１１８は、この検出のために十分時間が経過したこと
を判断し、ＰＯＫをアサートする。ヒューズ制御回路１
２０は、ＰＯＫを受信すると、制御信号ＬＡＴＣＨをア
サートすることによって、ヒューズおよび検出回路１２
４に各論理状態を保存させる。その直後、ヒューズ制御
回路１２０は、生後信号ＤＲＩＶＥをデアサート(de-as
sert)することによって、ヒューズおよび検出回路１２
４の検出機能をディセーブルする。
【００１２】通常動作時に、行アドレスおよび列アドレ
スの交点によって識別される特定のメモリ・セルから、
データは読み出されるか、あるいはそこに書き込まれ
る。入力行アドレスがヒューズおよび検出回路１２４に
格納された行アドレスと一致すると、Ｉ／Ｏ回路１１６
は、冗長行および選択された列の交点に格納されたデー
タを出力する。同様に、入力列アドレスがヒューズおよ
び検出回路１２４に格納された列アドレスと一致する
と、Ｉ／Ｏ回路１１６は、冗長列および選択された行の
交点に格納されたデータを出力する。最後に、入力行ア
ドレスおよび入力列アドレスの両方がヒューズおよび検
出回路１２４に格納されたアドレスと一致すると、Ｉ／
Ｏ回路１１６は、冗長行および冗長列の交点に格納され
たデータを出力する。
【００１３】図２は、図１に示すヒューズおよび検出回
路１２４の回路図を示す。図２は、一つのヒューズとそ
れに対応する検出回路を示す。当業者であれば、図２に
示す回路は冗長ヒューズの一例であることが容易に理解
されよう。ヒューズおよび検出回路１２４は、各ヒュー
ズについて３つの段、すなわち、ヒューズ状態検出段２
０２，増幅段２０４およびラッチ段２０６を含む。一般
に、ヒューズ状態検出段２０２は、ヒューズ２０８が飛
んだ（論理状態０）か、飛んでいない（論理状態１）か
を検出し、ヒューズ状態を表す差電圧レベルを生成す
る。増幅段２０４は、差電圧レベルをフル・レール電位
(full rail voltage potential)まで増幅する。ラッチ
段２０６は、この状態を格納し、最初の２つの段をディ
セーブルさせる。
【００１４】ヒューズ状態検出段２０２について、ノー
ド１およびノード２は、２つの回路経路に流れる電流に
基づいて、差電圧レベルを出力する。第１回路経路は、
２つの直列抵抗器に並列な一つのヒューズを含む。ヒュ
ーズ２０８は、ノード１と、ｎ型金属酸化物半導体電界
効果トランジスタ（ＭＯＳＦＥＴ）２１０の第１電流電
極との間に結合される。抵抗器２１２，２１４は、第１
ノードと、トランジスタ２１０の第１電流電極との間で
直列に接続される。ノード１は、ｐ型トランジスタ２１
６の第１電流電極に結合される。トランジスタ２１６の
第２電流電極は、電圧源ＶＤＤに結合される。ヒューズ
状態検出段２０２内の第２経路は、一つの抵抗器を含
む。抵抗器２１８は、第２ノードと、トランジスタ２１
０の第１電流電極とに接続される。ノード２は、ｐ型ト
ランジスタ２２０の第１電流電極に結合される。トラン
ジスタ２２０の第２電流電極は、電圧源ＶＤＤに結合さ
れる。また、ノード１は、トランジスタ２１６，２２０
の制御電極に結合される。トランジスタ２１０の制御電
極および第２電流電極は、制御信号ＤＲＩＶＥおよびｎ
型トランジスタ２２２の第１電流電極にそれぞれ結合さ
れる。トランジスタ２２２の制御電極および第２電流電
極は、バイアス電圧レベルＢＩＡＳおよび電圧源ＶＳＳ
にそれぞれ結合される。抵抗器２１２，２１４の抵抗値
の和は、抵抗器２１８の抵抗値よりも大きい。図示の実
施例では、抵抗器２１２，２１４の抵抗値の和は、抵抗
器２１８の２倍である。最後に、ｐ型トランジスタ２２
４の第１電流電極は、電圧レベルＶＤＤを受け、制御電
極は制御信号ＤＲＩＶＥを受け、また第２電流電極はノ
ード１に結合される。
【００１５】ヒューズ状態検出段２０２は、制御信号Ｄ
ＲＩＶＥがデアサートされると、ディセーブルされる。
具体的には、トランジスタ２１０は非導通状態にされ
る。逆に、トランジスタ２２４は導通状態にされる。ト
ランジスタ２２４が導通状態のとき、トランジスタ２１
６，２２０は非導通状態にされる。各トランジスタ２１
０，２１６，２２０が非導通状態のとき、ヒューズ２０
８または抵抗器２１２，２１４，２１８の両端に電位は
生じない。ヒューズ状態検出段２０２は、制御信号ＤＲ
ＩＶＥがアサートされると、イネーブルされる。トラン
ジスタ２２２は、ノード１およびノード２から少量の電
流を流すために、特定の電圧でバイアスされる。トラン
ジスタ２１６，２２０の制御電極は結合されているの
で、この流れた電流は２つのノード間で等しく分流され
る。ノード１およびノード２によって生成される差電圧
は、トランジスタ２２２への２つの回路経路の相対抵抗
値に依存する。一方、２つの回路経路の相対抵抗値は、
ヒューズ２０８が飛んだか、飛んでないかに依存する。
ヒューズ２０８が飛んでない場合、第１経路の抵抗値は
ほぼゼロである。第２経路の抵抗値は一定のままであ
る。ヒューズ２０８が飛んだ場合、第１経路の抵抗値は
抵抗器２１２，２１４の抵抗値の和である。上記のよう
に、抵抗器２１２，２１４の抵抗値の和は、抵抗器２１
８の２倍である。従って、ヒューズ２０８の状態は、差
電圧の大きさによって検出できる。ヒューズ２０８が飛
んでない場合、ノード１における電圧レベルはノード２
における電圧レベルよりも小さい。逆に、ヒューズ２０
８が飛んだ場合、ノード１における電圧レベルはノード
２における電圧レベルよりも高い。
【００１６】増幅段２０４について、ｐ型トランジスタ
２２６の第１電流電極は、電圧レベルＶＤＤを受け、制
御電極は制御信号ＤＲＩＶＥに結合される。ｐ型トラン
ジスタ２２８の第１電流電極は、電圧源ＶＤＤに結合さ
れ、制御電極はノード１に結合され、第２電流電極はｎ
型トランジスタ２３０の第１電流電極に結合される。ト
ランジスタ２３０の制御電極および第２電流電極は、ト
ランジスタ２３０の第１電流電極および電圧レベルＶＳ
Ｓにそれぞれ結合される。ｎ型トランジスタ２３２の第
１電流電極は、電圧源ＶＳＳに結合され、制御電極はト
ランジスタ２３０の制御電極に結合され、第２電流電極
はｐ型トランジスタ２３４の第１電流電極に結合され
る。トランジスタ２３４の第２電流電極は、電圧源ＶＤ
Ｄに結合される。トランジスタ２３４の制御電極は、ト
ランジスタ２２６の第２電流電極と、ｐ型トランジスタ
２３６の制御電極と、ノード２とに結合される。トラン
ジスタ２３６の第１電流電極および第２電流電極は、第
１電圧源ＶＤＤおよびｎ型トランジスタ２３８の第１電
流電極にそれぞれ結合される。トランジスタ２３８の制
御電極および第２電流電極は、トランジスタ２３８の第
１電流電極および電圧レベルＶＳＳにそれぞれ結合され
る。ｎ型トランジスタ２４０の第１電流電極は、電圧源
ＶＳＳに結合され、制御電極はトランジスタ２３８の制
御電極に結合され、第２電流電極はｐ型トランジスタ２
４２の第１電流電極に結合される。トランジスタ２４２
の第２電流電極および制御電極は、電圧源ＶＤＤおよび
ノード１にそれぞれ結合される。
【００１７】ｐ型トランジスタ２４４の第１電流電極お
よび第２電流電極は、電圧源ＶＤＤおよびｎ型トランジ
スタ２４６の第１電流電極にそれぞれ結合される。トラ
ンジスタ２４４の制御電極は、トランジスタ２４４の第
２電流電極に結合される。トランジスタ２４６の制御電
極および第２電流電極は、トランジスタ２３２の第２電
流電極および電圧源ＶＳＳにそれぞれ結合される。ｐ型
トランジスタ２４８の第１電流電極は、電圧源ＶＤＤに
結合され、制御電極はトランジスタ２４４の制御電極に
結合され、第２電流電極はｎ型トランジスタ２５０の第
１電流電極に結合される。トランジスタ２５０の制御電
極および第２電流電極は、トランジスタ２４０の第２電
流電極および電圧源ＶＳＳにそれぞれ結合される。各ｎ
型トランジスタ２５２，２５４の第１電流電極は、電圧
源ＶＳＳに結合される。各トランジスタ２５２，２５４
の制御電極は、インバータ２５６の出力に結合される。
インバータ２５６の入力は、制御信号ＤＲＩＶＥを受け
る。トランジスタ２５２の第２電流電極は、トランジス
タ２３２の第２電流電極に結合される。トランジスタ２
５４の第２電流電極は、トランジスタ２４０の第２電流
電極に結合される。
【００１８】増幅段２０４は、制御信号ＤＲＩＶＥがデ
アサートされると、ディセーブルされる。具体的には、
トランジスタ２５２，２５４は、それぞれトランジスタ
２４６，２５０の制御電極上に低論理値を乗せる。トラ
ンジスタ２４６の制御電極上の低論理値は、トランジス
タ２４８の制御電極上で高論理値にする。従って、トラ
ンジスタ２４８，２５０はともに非導通状態、すなわち
高インピーダンス状態となる。増幅段２０４は、制御信
号ＤＲＩＶＥがアサートされると、イネーブルされる。
上記のように、ヒューズ２０８が飛んでない場合、ノー
ド１＜ノード２となる。逆に、ヒューズ２０８が飛んだ
場合、ノード１＞ノード２となる。
【００１９】ヒューズが飛んでいない、ノード１＜ノー
ド２の場合。ノード１の電圧レベルがノード２の電圧レ
ベルよりも小さい場合、トランジスタ２２８はトランジ
スタ２３４よりも多く導通する。トランジスタ２２８に
よって流される電流は、トランジスタ２３０，２３２に
よって鏡映される。トランジスタ２３２は、トランジス
タ２４６の制御電極をＶＳＳに向かわせ、それによりト
ランジスタ２４６を非導通状態にする。トランジスタ２
４６が非導通状態のとき、このトランジスタはトランジ
スタ２４８を非導通状態、すなわち高インピーダンスに
する。同時に、トランジスタ２４２は、トランジスタ２
３６よりも多く導通する。トランジスタ２４２によって
流される電流は、トランジスタ２５０の制御電極をＶＤ
Ｄに向かわせ、それによりトランジスタ２５０を導通状
態にする。トランジスタ２４６が導通状態のとき、この
トランジスタは増幅段２０４を低論理レベルにする。
【００２０】ヒューズが飛んだ、ノード＞ノード２の場
合。ノード２の電圧レベルがノード１の電圧レベルより
も小さい場合、トランジスタ２３４はトランジスタ２２
８よりも多く導通する。トランジスタ２３４によって流
される電流は、トランジスタ２４６の制御電極をＶＤＤ
に向かわせ、それによりトランジスタ２４６を導通状態
にする。トランジスタ２４６が導通状態になると、この
トランジスタはトランジスタ２４８の制御電極を低にす
る。トランジスタ２４８の制御電極の低電圧レベルは、
トランジスタ２４８を導通状態にする。トランジスタ２
４８が導通状態になると、このトランジスタは増幅段２
０４の出力を高論理レベルにする。同時に、トランジス
タ２４６は、トランジスタ２４２よりも多く導通する。
トランジスタ２３６によって流される電流は、トランジ
スタ２３３８，２４０によって鏡映される。トランジス
タ２４０は、トランジスタ２５０の制御電極をＶＳＳに
向かわせ、それによりトランジスタ２５０を非導通状
態、すなわち高インピーダンス状態にする。
【００２１】ラッチ段２０６について、第１インバータ
２５８の入力は、増幅段２０４の出力を受ける。インバ
ータ２５８の出力は、第２インバータ２６０の入力に結
合される。インバータ２６０の出力は、ヒューズおよび
検出回路１２４の出力、すなわちヒューズ状態(FUSE STA
TE)を生成する。インバータ２６０の出力は、パス・ゲ
ート(pass gate)２６２を介してインバータ２５８の入
力に結合される。パス・ゲート２６２のｎ型デバイス
は、制御信号ＬＡＴＣＨを受ける。パス・ゲート２６２
のｐ型デバイスは、第３インバータ２６４の出力に結合
される。また、インバータ２６４の入力は、制御信号Ｌ
ＡＴＣＨを受ける。
【００２２】制御信号ＬＡＴＣＨがデアサートされる
と、パス・ゲート２６２は非導通状態となり、ラッチ段
２０６はその入力を出力に渡す。制御信号ＬＡＴＣＨが
アサートされると、パス・ゲート２６２は導通状態とな
り、それによりラッチ段２０６の出力を入力に結合す
る。
【００２３】図３は、図１に示すヒューズ制御回路１２
０の回路図を示す。ヒューズ制御回路１２０は、インバ
ータ３０２，３０４，３０６，３０８，３１２，３１
４，３１８，３２０，３２２，３２６，３３４，３３
６，３３８，３４２，３４６，３４８，３５０，３５
２，Ｎチャネル・トランジスタ３１６，ＮＡＮＤ論理ゲ
ート３１０，３３０およびキャパシタ３２４，３２８，
３４０，３４４を含む。ヒューズ制御回路１２０は、イ
ンバータ３１４の入力端子にて、「ＰＯＫ」と記された
パワーアップ・クリア信号を受ける。Ｎチャネル・トラ
ンジスタ３１６およびインバータ３１２は、特定のヒス
テリシス量を有するバッファを形成する。このヒステリ
シスは、外部電源が不規則に上昇する場合に、ヒューズ
制御１２０の応答を調整する傾向がある。そうしない
と、この不規則な電源挙動により、ＰＯＫで複数の遷移
が生じることになる。インバータ３１２の出力は、イン
バータ３３２およびＮＡＮＤ論理ゲート３１０の入力端
子に与えられる。直列接続されたインバータ３５２，３
５０，３４８，３４６は、「ＬＡＴＣＨ」と記されたバ
ッファされた制御信号を与え、この信号は、すべてのヒ
ューズおよび検出回路１２４のラッチ２０６を制御する
ために送出される。同様に、直列接続されたインバータ
３０８，３０６，３０４，３０２は、すべてのヒューズ
および検出回路１２４に、「ＤＲＩＶＥ」と記されたバ
ッファされた制御信号を与える。キャパシタ３２８，３
２４とともに、直列接続されたインバータ３２６，３２
２，３２０，３１８は、ＮＡＮＤゲート３３０の出力を
受け、所定の遅延をその出力に加え、それによって得ら
れた遅延信号をＮＡＮＤゲート３１０の入力に結合す
る。インバータ３１８の出力は、ＮＡＮＤ論理ゲート３
１０の入力に結合される。キャパシタ３４４，３４０と
ともに、直列接続されたインバータ３４２，３３８，３
３６，３３４は、ＮＡＮＤゲート３１０の出力を受け、
所定の遅延をその出力に加え、それによって得られた遅
延信号をＮＡＮＤゲート３３０の入力に結合する。
【００２４】集積回路メモリ１００のパワーアップ時
に、供給電圧は有効レベル以下となり、パワーアップ・
クリア信号ＰＯＫを低論理にさせる。また、インバータ
３１２の出力も低論理となり、ＮＡＮＤゲート３１０に
高論理電圧をインバータ３０８，３０６，３０４，３０
２に与えさせる。インバータ３０２は、制御信号ＤＲＩ
ＶＥ上で高論理を生成する。次に、高論理ＤＲＩＶＥ信
号は、ヒューズ状態検出段２０２および検出増幅段２０
４をイネーブルし、ヒューズ２０８の状態に応じた出力
信号を検出・増幅する。ＮＡＮＤ論理ゲート３１０の出
力は、直列接続したインバータ３４２，３３８，３３
６，３３４を伝播し、インバータ３３４に高論理をＮＡ
ＮＤ論理ゲート３３０の入力に与えさせる。インバータ
３３４，３３２の両方からの高論理レベルは、ＮＡＮＤ
ゲート３３０にあり、ＮＡＮＤゲート３３０に低論理を
生成させる。この低論理レベルは、インバータ３５２，
３５０，３４８，３４６に与えられる。インバータ３４
６は、制御信号ＬＡＴＣＨ上で低論理を生成する。低論
理の制御信号ＬＡＴＣＨは、ラッチ段２０６が検出増幅
段２０４の出力をラッチすることを防ぐ。また、ＮＡＮ
Ｄ論理ゲート３３０からの低論理は、インバータ３２
６，３２２，３２０，３１８を伝播し、キャパシタ３２
８，３２４のキャパシタンスによって決まる遅延後に、
低論理をＮＡＮＤ論理ゲート３１０の入力に与えさせ
る。
【００２５】パワーアップ・クリア信号ＰＯＫが高論理
値になり、電源電圧が集積回路メモリ１００の確実な動
作を許すのに十分であることを示すと、インバータ３１
２の出力は高論理になる。ＮＡＮＤ論理ゲート３３０は
インバータ３３２から低論理を受け、ＮＡＮＤ論理ゲー
ト３３０の出力を高論理電圧に変化させ、その結果、制
御信号ＬＡＴＣＨは高論理になる。高論理のＬＡＴＣＨ
信号は、増幅段２０４からの出力信号をラッチ段２０６
にラッチさせる。インバータ３２６，３２２，３２０，
３１８およびキャパシタ３２８，３２４によって決まる
遅延の後、高論理電圧はＮＡＮＤ論理ゲート３１０の入
力に与えられ、ＮＡＮＤ論理ゲート３１０の出力を低論
理に変化させる。この低論理はインバータ３０８の入力
に与えられ、制御信号ＤＲＩＶＥを低論理にさせる。低
になると、制御信号ＤＲＩＶＥは増幅段２０４およびヒ
ューズ状態検出段２０２をディセーブルし、それによっ
て集積回路メモリ１００の消費電力を低減する。キャパ
シタ３２８，３２４とともに、インバータ３２６，３２
２，３２０，３１８は、増幅段２０４およびヒューズ状
態検出段２０２をディセーブルする前に、増幅段２０４
の出力がラッチされることを保証する。論理信号ＬＡＴ
ＣＨおよびＤＲＩＶＥの論理状態は、信号ＰＯＫが低論
理になるまで、それぞれ高倫理および低論理のままであ
る。
【００２６】特定の実施例を参照して本発明について説
明してきたが、更なる修正および改善は当業者に想起さ
れる。例えば、開示のメモリはデータ・プロセッサまた
はデジタル信号プロセッサなどの他のデバイスに内蔵し
てもよい。また、開示のヒューズおよび検出回路は、メ
モリ・アレイから分離したデバイスに内蔵してもよい。
このような用途では、ヒューズおよび検出回路は、不良
行および列情報以外のデータを収容する。例えば、ヒュ
ーズのバンクは、集積回路のシリアル番号，バッチ処理
番号またはリビジョン番号を識別できる。さらに、図示
の特定の回路実施例の多くは、同じ機能を実施するため
に、本教示と組み合わせることで、当業者によって修正
できる。従って、本発明は、特許請求の範囲の範囲内の
このような一切の変形例および修正を網羅するものとす
る。
【図面の簡単な説明】
【図１】本発明によるヒューズおよび検出回路を有する
メモリを示すブロック図である。
【図２】図１に示すヒューズおよび検出回路を示す回路
図である。
【図３】図１に示すヒューズ制御回路を示す回路図であ
る。
【符号の説明】
１００ メモリ １０２ メモリ・アレイ １０４ 行デコーディング回路 １０６ 行選択回路 １０８ 列デコーディング回路 １１０ 列選択回路 １１２ 冗長行 １１４ 冗長列 １１６ 入出力（Ｉ／Ｏ）回路 １１８ パワーアップ・クリア回路 １２０ ヒューズ制御回路 １２４ ヒューズおよび検出回路 ２０２ ヒューズ状態検出段 ２０４ 増幅段 ２０６ ラッチ段 ２０８ ヒューズ ２１０，２２２，２３０，２３２，２３８，２４０，２
４６，２５０，２５２，２５４ ｎ型トランジスタ（Ｍ
ＯＳＦＥＴ） ２１２，２１４，２１８ 抵抗器 ２１６，２２０，２２４，２２６，２２８，２３４，２
３６，２４２，２４４，２４８ ｐ型トランジスタ ２５６，２５８，２６０，２６４ インバータ ２６２ パス・ゲート ３０２，３０４，３０６，３０８，３１２，３１４，３
１８，３２０，３２２，３２６，３３４，３３６，３３
８，３４２，３４６，３４８，３５０，３５２インバー
タ ３１６ Ｎチャネル・トランジスタ ３１０，３３０ ＮＡＮＤ論理ゲート ３２４，３２８，３４０，３４４ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・ティー・フラナガン アメリカ合衆国テキサス州オースチン、ハ ンギング・クリフ・コーブ5335 (72)発明者 レイ・チャン アメリカ合衆国テキサス州オースチン、フ ォーレスト・ハイツ・レーン8405

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ヒューズ検出回路であって：ヒューズが
    オープン回路であることを検出することに応答して、第
    １論理状態の出力信号を与え、またヒューズがショート
    回路であることを検出することに応答して、第２論理状
    態の出力信号を与えるヒューズ状態検出段（２０２）で
    あって、前記ヒューズ状態検出段は、前記ヒューズの電
    圧降下を、前記ヒューズ検出回路に印加される電源電圧
    とは無関係な絶対値に制限する、ヒューズ状態検出段
    （２０２）；および前記ヒューズ状態検出段に結合さ
    れ、前記出力信号の論理状態をラッチするラッチ段（２
    ０６）；によって構成されることを特徴とするヒューズ
    検出回路。
  2. 【請求項２】 集積回路メモリ（１００）であって：複
    数のメモリ・セル（１０２）；複数の冗長メモリ・セル
    （１１２，１０４）；前記複数のメモリ・セルおよび前
    記複数の冗長メモリ・セルに結合され、アドレスを受信
    することに応答してメモリ・セルを選択するアドレス・
    デコーディング回路（１０４，１０８）；および前記複
    数のメモリ・セルおよび前記複数の冗長メモリ・セルに
    結合され、不良メモリ・セルを識別し、また前記複数の
    冗長メモリ・セルのうちどの冗長メモリ・セルが前記不
    良メモリ・セルを置換するのかを識別する複数のヒュー
    ズ検出回路（１２４）であって、前記複数のヒューズ検
    出回路のうち一つのヒューズ検出回路は：オープン回路
    状態およびショート回路状態を有するヒューズ（２０
    ８）；および前記ヒューズの前記オープン回路状態また
    は前記ショート回路状態を検出し、対応する出力信号を
    与える回路（２０２，２０４）であって、検出時に、前
    記回路は、前記ヒューズの電圧降下を、前記主鬱積回路
    メモリに印加される電源電圧とは無関係な絶対値に制限
    する、回路（２０２，２０４）；からなる複数のヒュー
    ズ検出回路（１２４）；によって構成されることを特徴
    とする集積回路メモリ（１００）。
JP2000048621A 1999-03-02 2000-02-25 ヒューズ検出回路およびその集積回路メモリ Expired - Fee Related JP4624516B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US261876 1999-03-02
US09/261,876 US6157583A (en) 1999-03-02 1999-03-02 Integrated circuit memory having a fuse detect circuit and method therefor

Publications (2)

Publication Number Publication Date
JP2000251493A true JP2000251493A (ja) 2000-09-14
JP4624516B2 JP4624516B2 (ja) 2011-02-02

Family

ID=22995261

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000048621A Expired - Fee Related JP4624516B2 (ja) 1999-03-02 2000-02-25 ヒューズ検出回路およびその集積回路メモリ

Country Status (7)

Country Link
US (1) US6157583A (ja)
EP (1) EP1039478A1 (ja)
JP (1) JP4624516B2 (ja)
KR (1) KR100591026B1 (ja)
CN (1) CN1246854C (ja)
SG (1) SG124223A1 (ja)
TW (1) TW459240B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298594A (ja) * 2001-03-30 2002-10-11 Fujitsu Ltd アドレス発生回路
KR100864741B1 (ko) * 2000-10-05 2008-10-22 텍사스 인스트루먼츠 인코포레이티드 저전원 전압에서 ｃｍｏｓ 처리와 호환가능한 퓨즈의상태를 검출하는 차동 전압 감지 회로

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000182370A (ja) * 1998-12-16 2000-06-30 Toshiba Corp 半導体記憶装置
KR100317490B1 (ko) * 1999-12-29 2001-12-24 박종섭 안티퓨즈 회로
JP3636965B2 (ja) * 2000-05-10 2005-04-06 エルピーダメモリ株式会社 半導体装置
JP2002133895A (ja) * 2000-08-17 2002-05-10 Toshiba Corp アンチフューズを用いたリダンダンシ回路及び半導体メモリにおける不良アドレス検索方法
JP2002074979A (ja) * 2000-08-31 2002-03-15 Mitsubishi Electric Corp プログラム回路およびそれを用いた半導体記憶装置
DE10063683A1 (de) * 2000-12-20 2002-03-14 Infineon Technologies Ag Schaltungsanordnung mit einer programmierbaren Verbindung
US7569849B2 (en) * 2001-02-16 2009-08-04 Ignis Innovation Inc. Pixel driver circuit and pixel circuit having the pixel driver circuit
KR20030059408A (ko) * 2001-12-29 2003-07-10 주식회사 하이닉스반도체 파워 세이빙 아날로그 퓨즈회로
US6859090B2 (en) * 2002-01-31 2005-02-22 Agere Systems Inc. Buried fuse reading device
US6968468B2 (en) * 2002-02-25 2005-11-22 O2 Micro, Inc. Digital computer utilizing buffer to store and output data to play real time applications enabling processor to enter deep sleep state while buffer outputs data
US6791367B2 (en) * 2002-03-19 2004-09-14 Broadcom Corporation Hardware and software programmable fuses for memory repair
CA2419704A1 (en) 2003-02-24 2004-08-24 Ignis Innovation Inc. Method of manufacturing a pixel with organic light-emitting diode
CA2472671A1 (en) 2004-06-29 2005-12-29 Ignis Innovation Inc. Voltage-programming scheme for current-driven amoled displays
CA2495726A1 (en) 2005-01-28 2006-07-28 Ignis Innovation Inc. Locally referenced voltage programmed pixel for amoled displays
US7233539B2 (en) * 2005-05-24 2007-06-19 Freescale Semiconductor, Inc. Non-volatile fuse circuit
JP5397219B2 (ja) 2006-04-19 2014-01-22 イグニス・イノベーション・インコーポレイテッド アクティブマトリックス表示装置用の安定な駆動スキーム
US7514982B2 (en) * 2006-08-31 2009-04-07 Micron Technology, Inc. Methods, devices and systems for sensing the state of fuse devices
KR101314037B1 (ko) * 2007-04-26 2013-10-01 에이저 시스템즈 엘엘시 메모리 복구 회로, 집적 회로, 자동화 테스트 설비 장치 및 불량 복구 시스템
US8633873B2 (en) 2009-11-12 2014-01-21 Ignis Innovation Inc. Stable fast programming scheme for displays
US8633707B2 (en) 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US9606607B2 (en) 2011-05-17 2017-03-28 Ignis Innovation Inc. Systems and methods for display systems with dynamic power control
CN103688302B (zh) 2011-05-17 2016-06-29 伊格尼斯创新公司 用于显示系统的使用动态功率控制的系统和方法
US9070775B2 (en) 2011-08-03 2015-06-30 Ignis Innovations Inc. Thin film transistor
US8901579B2 (en) 2011-08-03 2014-12-02 Ignis Innovation Inc. Organic light emitting diode and method of manufacturing
US9385169B2 (en) 2011-11-29 2016-07-05 Ignis Innovation Inc. Multi-functional active matrix organic light-emitting diode display
US10089924B2 (en) 2011-11-29 2018-10-02 Ignis Innovation Inc. Structural and low-frequency non-uniformity compensation
US8867286B2 (en) * 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
CN105247462A (zh) 2013-03-15 2016-01-13 伊格尼斯创新公司 Amoled显示器的触摸分辨率的动态调整
US9502653B2 (en) 2013-12-25 2016-11-22 Ignis Innovation Inc. Electrode contacts
US10997901B2 (en) 2014-02-28 2021-05-04 Ignis Innovation Inc. Display system
US10176752B2 (en) 2014-03-24 2019-01-08 Ignis Innovation Inc. Integrated gate driver
CN105097047B (zh) * 2014-05-04 2017-12-29 中芯国际集成电路制造(上海)有限公司 存储器、存储阵列的检测电路及方法
CA2872563A1 (en) 2014-11-28 2016-05-28 Ignis Innovation Inc. High pixel density array architecture
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2909813A1 (en) 2015-10-26 2017-04-26 Ignis Innovation Inc High ppi pattern orientation
DE102017222059A1 (de) 2016-12-06 2018-06-07 Ignis Innovation Inc. Pixelschaltungen zur Minderung von Hysterese
US10714018B2 (en) 2017-05-17 2020-07-14 Ignis Innovation Inc. System and method for loading image correction data for displays
US11025899B2 (en) 2017-08-11 2021-06-01 Ignis Innovation Inc. Optical correction systems and methods for correcting non-uniformity of emissive display devices
US10971078B2 (en) 2018-02-12 2021-04-06 Ignis Innovation Inc. Pixel measurement through data line
KR20210085652A (ko) * 2019-12-31 2021-07-08 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
US11296716B1 (en) * 2020-12-04 2022-04-05 Nxp Usa, Inc. Analog multiplexer with current injection protection
KR20230030175A (ko) 2021-08-25 2023-03-06 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
US11756641B2 (en) 2022-01-04 2023-09-12 Nanya Technology Corporation Method for determining status of a fuse element
US11749364B2 (en) 2022-01-04 2023-09-05 Nanya Technology Corporation Semiconductor circuit and semiconductor device for determining status of a fuse element
TWI803272B (zh) * 2022-01-04 2023-05-21 南亞科技股份有限公司 確定一熔絲元件之狀態的半導體電路以及半導體元件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582680B2 (ja) * 1984-10-24 1993-11-19 Hitachi Micro System Kk
JPH0744255A (ja) * 1993-08-02 1995-02-14 Nec Corp 基準電位発生回路
JPH1154020A (ja) * 1997-07-29 1999-02-26 Nec Ic Microcomput Syst Ltd 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4446534A (en) * 1980-12-08 1984-05-01 National Semiconductor Corporation Programmable fuse circuit
US4670708A (en) * 1984-07-30 1987-06-02 Monolithic Memories, Inc. Short detector for fusible link array using a pair of parallel connected reference fusible links
US4625162A (en) * 1984-10-22 1986-11-25 Monolithic Memories, Inc. Fusible link short detector with array of reference fuses
US4639896A (en) * 1984-11-30 1987-01-27 Harris Corporation Redundant row decoding for programmable devices
US5345100A (en) * 1991-03-29 1994-09-06 Shindengen Electric Manufacturing Co., Ltd. Semiconductor rectifier having high breakdown voltage and high speed operation
KR0147194B1 (ko) * 1995-05-26 1998-11-02 문정환 반도체 메모리 소자
US5583463A (en) * 1995-05-30 1996-12-10 Micron Technology, Inc. Redundant row fuse bank circuit
US5731733A (en) * 1995-09-29 1998-03-24 Intel Corporation Static, low current sensing circuit for sensing the state of a fuse device
JPH10125742A (ja) * 1996-10-22 1998-05-15 Mitsubishi Electric Corp 半導体集積回路の良否判定方法及び半導体集積回路
US5859801A (en) * 1997-03-28 1999-01-12 Siemens Aktiengesellschaft Flexible fuse placement in redundant semiconductor memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0582680B2 (ja) * 1984-10-24 1993-11-19 Hitachi Micro System Kk
JPH0744255A (ja) * 1993-08-02 1995-02-14 Nec Corp 基準電位発生回路
JPH1154020A (ja) * 1997-07-29 1999-02-26 Nec Ic Microcomput Syst Ltd 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864741B1 (ko) * 2000-10-05 2008-10-22 텍사스 인스트루먼츠 인코포레이티드 저전원 전압에서 ｃｍｏｓ 처리와 호환가능한 퓨즈의상태를 검출하는 차동 전압 감지 회로
JP2002298594A (ja) * 2001-03-30 2002-10-11 Fujitsu Ltd アドレス発生回路

Also Published As

Publication number Publication date
KR20000062687A (ko) 2000-10-25
KR100591026B1 (ko) 2006-06-22
CN1246854C (zh) 2006-03-22
CN1271167A (zh) 2000-10-25
US6157583A (en) 2000-12-05
JP4624516B2 (ja) 2011-02-02
SG124223A1 (en) 2006-08-30
EP1039478A1 (en) 2000-09-27
TW459240B (en) 2001-10-11

Similar Documents

Publication Publication Date Title
JP4624516B2 (ja) ヒューズ検出回路およびその集積回路メモリ
US7369452B2 (en) Programmable cell
US6498526B2 (en) Fuse circuit and program status detecting method thereof
US6625080B2 (en) Antifuse detection circuit
US6281739B1 (en) Fuse circuit and redundant decoder
US8305822B2 (en) Fuse circuit and semiconductor memory device including the same
KR101953876B1 (ko) 메모리 셀 디바이스들 상의 프로그래밍 전압 스트레스를 감소시키기 위한 시스템 및 방법
US6351425B1 (en) Method and circuit for high voltage programming of antifuses, and memory device and computer system using same
US20080024196A1 (en) Systems and Methods for Efuse Fusing Time Reduction
US6639848B2 (en) Semiconductor memory device and method for testing the same
US6570806B2 (en) System and method for improving DRAM single cell fail fixability and flexibility repair at module level and universal laser fuse/anti-fuse latch therefor
US6597234B2 (en) Anti-fuse circuit and method of operation
US5818778A (en) Redundancy circuit for programmable integrated circuits
US6731550B2 (en) Redundancy circuit and method for semiconductor memory devices
US5058070A (en) High speed memory with row redundancy
US5892716A (en) Method and apparatus for global testing the impedance of a programmable element
US6922356B2 (en) Method of operation for a programmable circuit
US20080062738A1 (en) Storage element and method for operating a storage element
US8803590B2 (en) High speed low power fuse circuit
US6373770B1 (en) Integrated circuit memory devices with configurable block decoder circuits
JP3512953B2 (ja) 半導体メモリ及びそのテスト方法
JP2004079841A (ja) 半導体集積回路
JP2000057800A (ja) 半導体集積回路装置
JP2001076499A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20041217

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070209

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20070209

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20081120

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090915

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101012

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101104

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131112

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees