KR20030059408A - 파워 세이빙 아날로그 퓨즈회로 - Google Patents

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Abstract

본 발명은 파워 세이빙 아날로그 퓨즈회로에 관한 것으로서, 퓨즈가 커팅된(blow) 후에 아날로그 퓨즈회로의 전류통로를 차단하여 전력소모를 줄이는 것을 목적으로 한다. 이러한 목적을 달성하기 위해 본 발명은, 입력신호 및 리셋신호에 응답하여 퓨즈가 커팅되기 전과 퓨즈가 커팅된 후를 검출하는 퓨즈 커팅 전후 검출회로; 및 상기 퓨즈 커팅 전후 검출회로의 출력신호들에 응답해서 퓨즈 센싱신호를 출력하고, 퓨즈 커팅 여부를 감지하는 퓨즈 커팅 센싱회로를 구비한 것을 특징으로 한다.

Description

파워 세이빙 아날로그 퓨즈회로{Power saving analogue fuse circuit}
본 발명은 파워 세이빙 퓨즈회로에 관한 것으로, 보다 상세하게는 퓨즈가 커팅된 후에 파워 세이빙 아날로그 퓨즈회로의 전류통로를 차단하여 전력소모를 줄이는 것에 관한 것이다.
현재 널리 알려진 스마트 카드 IC 및 기타 산업분야에는 아날로그 퓨즈회로가 사용된다. 그러나, 이러한 아날로그 퓨즈회로는 기본적으로 사용되는 전력량 때문에, 이 아날로그 퓨즈회로가 사용되는 낮은 전력(low power)으로 설계된 칩에는 아날로그 퓨즈회로에 기본적으로 사용되는 전력이 회로전체에 상당한 부담을 주게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점에 착안하여 이루어진 것으로, 퓨즈가 끊어진(blow) 후에 아날로그 퓨즈회로의 전류통로를 차단하여 전력소모를 줄이는 것을 목적으로 한다.
도 1은 본 발명의 바람직한 실시예에 따른 파워 세이빙 아날로그 퓨즈회로의 블록도.
도 2는 도 1의 퓨즈 커팅 전후 검출회로의 회로도.
도 3은 도 1의 퓨즈 커팅 여부 센싱회로의 회로도.
이러한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 파워 세이빙 아날로그 퓨즈회로는, 입력신호 및 리셋신호에 응답하여 퓨즈가 커팅되기 전과 퓨즈가 커팅된 후를 검출하는 퓨즈 커팅 전후 검출회로; 및 상기 퓨즈 커팅 전후 검출회로의 출력신호들에 응답해서 퓨즈 센싱신호를 출력하고, 퓨즈 커팅 여부를 감지하는 퓨즈 커팅 센싱회로를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 파워 세이빙 아날로그 퓨즈회로의 블록도로서, 이것은 퓨즈 커팅 전후 검출회로(100)와 퓨즈 커팅 센싱회로(200)를 구한다.
퓨즈 커팅 전후 검출회로(100)는 입력신호 PH7 및 리셋신호 RS에 응답하여 퓨즈가 커팅되기 전과 퓨즈가 커팅된 후를 검출한다.
퓨즈 커팅 센싱회로(200)는 퓨즈 커팅 전후 검출회로(100)의 출력신호들에 응답해서 퓨즈 센싱신호를 출력하고, 퓨즈 커팅 여부를 감지한다.
도 2는 퓨즈 커팅 전과 퓨즈 커팅 후를 검출하는 퓨즈 커팅 전후 검출회로로서, 이것은 제어부(110), 바이어스회로(120), 커런트 미러회로(130) 및 퓨즈부(140)로 구성된다.
제어부(110)는 입력신호 P17과 퓨즈 센싱신호 PH8을 논리 조합하는 앤드 게이트 AND1, 퓨즈 센싱신호 PH8의 반전신호와 리셋신호 RS를 논리 조합하는 앤드 게이트 AND2 및 앤드 게이트 AND1 및 AND2의 출력신호들을 논리 조합하는 오어 게이트 OR1로 구성된다.
입력신호 P17은 스탠바이 상태에서 하이레벨로 되어, 전류경로를 차단한다.
이러한 제어부(110)는 퓨즈 CF가 끊어진(blow) 후에 아날로그 퓨즈회로의 전류경로를 차단하여 파워의 소모를 없앤다.
바이어스회로(120)는 전원전압 Vcc와 노드 CN1 사이에 직렬로 접속된 PMOS 트랜지스터 P1 및 P3과, 노드 CN1과 접지전압 Vss 사이에 접속된 NMOS 트랜지스터 N2와, 노드 CN1과 노드 CN2 사이에 접속된 NMOS 트랜지스터 N1과, 전원전압 Vcc와 노드 CN2 사이에 직렬로 접속된 PMOS 트랜지스터 P2 및 P4과, 노드 CN2와 접지전압 Vss 사이에 접속된 NMOS 트랜지스터 N3으로 구성된다. PMOS 트랜지스터 P1 및 P2는 게이트로 오어 게이트 OR1의 출력신호를 인가받는다. PMOS 트랜지스터 P3 및 P4는 게이트가 서로 접속되어 있다. NMOS 트랜지스터 N1은 게이트로 오어 게이트 OR1의 출력신호를 인가받는다. NMOS 트랜지스터 N2 및 N3은 게이트가 서로 접속되어 있다.
퓨즈 제어신호 P40은 퓨즈를 끊기(blowing) 위한 제어신호로 액티브 하이레벨이다. 퓨즈 센싱신호 PH8은 퓨즈 CF가 끊어진 후에는 항상 로우상태이다.
커런트 미러회로(130)는 PMOS 트랜지스터 P1 및 P2와 커런트 미러 형태로 접속되어 게이트로 오어 게이트 OR1의 출력신호를 인가받는 PMOS 트랜지스터 P5 및 P6과, PMOS 트랜지스터 P3 및 P4와 커런트 미러 형태로 접속된 PMOS 트랜지스터 P7 및 P8과, NMOS 트랜지스터 N2 및 N3과 커런트 미러 형태로 접속된 NMOS 트랜지스터 N4 및 N5로 구성된다.
바이어스회로(130)의 출력신호 PH1 및 기준전압 PH2는 퓨즈 CF가 끊어진 후에는 적당한 전압레벨을 갖는다. 그러나, 퓨즈 CF가 끊어지기 전에는 적당한 마진을 갖고 출력신호 PH1이 기준전압 PH2보다 높은 전압레벨을 갖는다.
퓨즈 CF가 끊어져서 쇼트상태이면 바이어스회로(130)의 출력신호 PH1의 전압레벨이 기준전압 PH2보다 낮아져서 퓨즈 CF가 끊어지기 전과는 역전상태이다.
퓨즈부(140)는 퓨즈 제어신호 P40과 퓨즈 센싱신호 PH8을 논리 조합하는 낸드 게이트 ND1과, 노드 CN3과 노드 CN5 사이에 접속되고 게이트로 낸드 게이트 ND1의 출력신호를 인가받는 NMOS 트랜지스터 N6과, 노드 CN5와 접지전압 Vss 사이에 접속되고 게이트로 낸드 게이트 ND1의 출력신호의 반전신호를 인가받는 NMOS 트랜지스터 N7과, 노드 CN5와 접지전압 Vss 사이에 접속된 퓨즈 CF와, 노드 CN4와 노드 CN6 사이에 접속되고 게이트로 낸드 게이트 N1의 출력신호를 인가받는 NMOS 트랜지스터 N8과, 노드 CN6과 접지전압 Vss 사이에 접속되고 게이트가 접지전압 Vss에 접속된 NMOS 트랜지스터 N9와, 노드 CN6과 접지전압 Vss 사이에 접속된 커패시터 C1로 구성된다.
퓨즈 CF에는 낸드 게이트 ND1의 출력에 의해서 제어되는 NMOS 트랜지스터 N7이 턴-온되었을 때 높은 전압이 인가되어, 특별히 얇은 두께의 산화물로 제작된 커패시터가 높은 전압에서 손상을 받아 기판의 접지와 쇼트상태가 된다.
도 2는 퓨즈의 끊어짐 여부를 센싱하는 퓨즈 커팅 센싱회로로서, 이것은 비교기(210), 증폭기(220), 지연기(230) 및 출력부(240)로 구성된다.
비교기(210)에서, PMOS 트랜지스터 P9 및 P11은 전원전압 Vcc와 노드 CN11 사이에 직렬로 접속된다. PMOS 트랜지스터 P10 및 P12는 전원전압 Vcc와 노드 CN12 사이에 직렬로 접속된다. PMOS 트랜지스터 P9 및 P11의 게이트로 서로 접속되어 출력 제어신호 PH17_8을 인가받는다. PMOS 트랜지스터 P10 및 P12는 게이트가 서로 접속된다. NMOS 트랜지스터 N10은 노드 CN11과 노드 CN13 사이에 접속되고 게이트로 PH1을 인가받는다. NMOS 트랜지스터 N11은 노드 CN12와 노드 CN13 사이에 접속되고 게이트로 기준전압 PH2를 인가받는다. NMOS 트랜지스터 N12는 노드 CN13과 접지전압 Vss 사이에 접속되고 게이트로 바이어스신호 PH4를 인가받는다.
증폭기(220)에서, PMOS 트랜지스터 P13은 전원전압 Vcc와 노드 CN14 사이에 접속되고 게이트로 출력 제어신호 PH17_8의 반전신호를 인가받는다. PMOS 트랜지스터 P14는 전원전압 Vcc와 노드 CN14 사이에 접속되고 게이트로 노드 CN12의 신호를 인가받는다. NMOS 트랜지스터 N13은 노드 CN14와 접지전압 Vss 사이에 접속되고 게이트로 바이어스신호 PH4를 인가받는다.
여기서, PMOS 트랜지스터 P14는 비교기(210)의 출력신호, 즉 비교기(210)의 평균값을 증폭시키는 역할을 하고, PMOS 트랜지스터 P13은 퓨즈 CF가 끊어지기 전에 스탠바이상태인 입력신호 P17=1일 때 퓨즈 커팅 판단신호 DFUSE의 상태가 하이레벨이 되도록 하는 풀-업 역할을 한다.
지연부(230)는 출력 제어신호 PH17_8를 반전시키는 인버터 IV4, 노드 CN5와 접지전압 Vss 사이에 접속된 커패시터 C2, 노드 CN15의 신호를 반전시키는 인버터 IV5 및 출력 제어신호 PH17_8과 인버터 IV5의 출력신호를 논리 조합하는 노어 게이트 NOR1로 구성된다.
이러한 지연기(230)는 퓨즈 CF가 끊어지기 전에 스탠바이 모드에서 벗어날 때 비교기(210) 및 증폭기(220)가 안정된 상태로 되는데 시간이 필요하므로, 노어 게이트 NOR2를 제어하는 출력 제어신호 PH17_8을 그 시간만큼 지연시켜주는 역할을 한다.
출력부(240)는 노드 CN14의 신호의 반전신호와 노어 게이트 NOR1의 출력신호의 반전신호를 논리 조합하는 노어 게이트 NOR2로 구성된다.
퓨즈 CF의 끊어짐 전후는 퓨즈 센싱신호 PH8에 의해 결정되는데 퓨즈 CF가 끊어지기 전에는 입력신호 P17에 의해 전류경로가 차단되고, 퓨즈 CF가 끊어진 후에는 항상 전류경로가 차단된다. 그러나, 리셋신호 RS이 액티브상태, 즉 리셋신호 RS=0에서만 잠시 전류경로가 생기게 된다.
이상에서 살펴본 바와 같이, 본 발명의 바람직한 실시예에 따르면, 퓨즈가 끊어지기 전에는 입력신호에 의해 전류경로를 차단하고, 퓨즈가 끊어진 후에는 항상 전류경로를 차단함으로써 아날로그 퓨즈회로의 전력소모를 줄일 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 입력신호 및 리셋신호에 응답하여 퓨즈가 커팅되기 전과 퓨즈가 커팅된 후를 검출하는 퓨즈 커팅 전후 검출회로; 및
    상기 퓨즈 커팅 전후 검출회로의 출력신호들에 응답해서 퓨즈 센싱신호를 출력하고, 퓨즈 커팅 여부를 감지하는 퓨즈 커팅 센싱회로를 구비한 것을 특징으로 하는 파워 세이빙 아날로그 퓨즈회로.
  2. 제 1 항에 있어서, 상기 퓨즈 커팅 전후 검출회로는,
    상기 입력신호, 상기 리셋신호 및 상기 퓨즈 센싱신호를 입력받아 퓨즈가 끊어진 후에 아날로그 퓨즈회로의 전류경로를 차단하는 제어수단;
    상기 제어수단의 출력신호를 입력받아 바이어스신호를 출력하는 바이어스회로;
    상기 바이어스회로에 커런트 미러형태로 접속되어 출력 제어신호를 출력하는 커런트 미러회로; 및
    상기 퓨즈 센싱신호와 퓨즈 제어신호에 응답해서 퓨즈 커팅이 결정되는 퓨즈수단를 구비한 것을 특징으로 하는 파워 세이빙 아날로그 퓨즈회로.
  3. 제 1 항에 있어서, 상기 퓨즈 커팅 센싱회로는,
    상기 바이어스신호에 의해 동작되어 상기 퓨즈 커팅 전후 검출회로의 출력신호들을 비교하는 비교기;
    상기 비교기의 출력신호를 지연시키는 지연기;
    상기 비교기의 출력신호를 증폭하는 증폭기; 및
    상기 증폭기의 출력신호와 상기 지연기의 출력신호를 논리 조합하여 퓨즈의 커팅 유무를 판단하는 퓨즈 커팅 판단신호를 출력하는 출력수단을 구비한 것을 특징으로 하는 파워 세이빙 아날로그 퓨즈회로.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347418A (en) * 1991-02-27 1994-09-13 Mitsubishi Denki Kabushiki Kaisha Fuse blowout detector circuit
KR20000062687A (ko) * 1999-03-02 2000-10-25 비센트 비.인그라시아 퓨즈 검출 회로를 갖는 집적 회로 메모리
JP2001023503A (ja) * 1999-07-05 2001-01-26 Nittan Co Ltd 監視システム
JP2001210093A (ja) * 2000-01-25 2001-08-03 Mitsubishi Electric Corp リペア信号発生回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347418A (en) * 1991-02-27 1994-09-13 Mitsubishi Denki Kabushiki Kaisha Fuse blowout detector circuit
KR20000062687A (ko) * 1999-03-02 2000-10-25 비센트 비.인그라시아 퓨즈 검출 회로를 갖는 집적 회로 메모리
JP2001023503A (ja) * 1999-07-05 2001-01-26 Nittan Co Ltd 監視システム
JP2001210093A (ja) * 2000-01-25 2001-08-03 Mitsubishi Electric Corp リペア信号発生回路

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