KR100607180B1 - 반도체 메모리 장치의 파워 업 리셋 회로 - Google Patents

반도체 메모리 장치의 파워 업 리셋 회로 Download PDF

Info

Publication number
KR100607180B1
KR100607180B1 KR1020040045688A KR20040045688A KR100607180B1 KR 100607180 B1 KR100607180 B1 KR 100607180B1 KR 1020040045688 A KR1020040045688 A KR 1020040045688A KR 20040045688 A KR20040045688 A KR 20040045688A KR 100607180 B1 KR100607180 B1 KR 100607180B1
Authority
KR
South Korea
Prior art keywords
signal
power
reset signal
response
pull
Prior art date
Application number
KR1020040045688A
Other languages
English (en)
Other versions
KR20050120369A (ko
Inventor
신창호
김남종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040045688A priority Critical patent/KR100607180B1/ko
Priority to US11/117,400 priority patent/US7295050B2/en
Publication of KR20050120369A publication Critical patent/KR20050120369A/ko
Application granted granted Critical
Publication of KR100607180B1 publication Critical patent/KR100607180B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 반도체 메모리 장치의 파워 업 리셋 회로를 공개한다. 이 회로는 전원전압에 응답하여 노드 전압을 출력하는 감지부, 및 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하며, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작이 제어되어 전압 감지 신호를 출력하는 출력부를 구비하는 것을 특징으로 한다. 따라서, 정상 동작 시에는 전압 마진을 증가시킴과 동시에, 스탠바이 전류를 감소시킬 수 있으며, 파워 업 동작 시 오동작을 방지할 수 있다.

Description

반도체 메모리 장치의 파워 업 리셋 회로{Power-Up reset circuit of semiconductor memory device}
도 1은 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 실시예를 나타낸 블록도이다.
도 2는 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압에 따른 리셋 신호의 변화를 나타낸 그래프이다.
도 3은 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 다른 실시예를 나타낸 블록도이다.
도 4는 도 3에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압에 따른 리셋 신호의 변화를 나타낸 그래프이다.
도 5는 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 실시예를 나타낸 블록도이다.
도 6은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 다른 실시예를 나타낸 블록도이다.
도 7은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 또 다른 실시예를 나타낸 블록도이다.
도 8은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압에 따 른 리셋 신호의 변화를 나타낸 그래프이다.
도 9는 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 스탠바이 전류와 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 스탠바이 전류를 비교하여 나타낸 그래프이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 업 동작 시 전원전압이 불안정한 상태에서 반도체 메모리 장치가 동작하는 것을 방지함과 동시에, 반도체 메모리 장치를 초기화시키는 반도체 메모리 장치의 파워 업 리셋 회로에 관한 것이다.
반도체 메모리 장치를 사용하기 위해 외부로부터 전원전압을 인가하는 것을 파워 업(power-up)이라 한다. 파워 업 동작 시에는 외부로부터 인가되는 전원전압이 완전히 안정되지 않은 상태이기 때문에 반도체 메모리 장치에서 사용되는 각종 신호 또는 데이터의 논리 하이 또는 논리 로우에 대한 판단이 어렵다. 또한, 전원전압이 처음 인가될 때에는 반도체 메모리 장치를 초기화시키는 것이 일반적이다. 따라서, 일반적인 반도체 메모리 장치는 파워 업 동작 시 전원전압이 불안정한 상태에서 반도체 메모리 장치가 동작하는 것을 방지하고, 반도체 메모리 장치를 초기화시키기 위한 파워 업 리셋(power-up reset) 회로를 구비하고 있다.
도 1은 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 실시예의 블록도 를 나타낸 것으로서, 전원전압 감지부(10) 및 신호 발생부(20)로 구성되어 있으며, 전원전압 감지부(10)는 감지부(12), 및 출력부(14)로 구성되어 있다. 그리고, 상기 감지부(12)는 두 개의 저항(R1, R2)으로, 상기 출력부(14)는 저항(R3) 및 NMOS 트랜지스터(N1)로, 상기 신호 발생부(20)는 세 개의 인버터(IV1, IV2, IV3)로 각각 구성되어 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전원전압 감지부(10)는 외부로부터 인가되는 전원전압(Vcc)의 레벨을 감지하여 전압 감지 신호(VD)를 출력한다. 감지부(12)는 외부로부터 인가되는 전원전압(Vcc)에 응답하여 노드 전압(VA)을 출력한다. 즉, 파워 업 동작 시 상기 전원전압(Vcc)은 서서히 증가하며, 감지부(12)의 A노드의 노드 전압(VA)은 상기 전원전압(Vcc)을 두 개의 저항(R1, R2)에 의해 나뉘어진 값을 가진다. 따라서, 감지부(12)는 상기 전원전압(Vcc)의 레벨과 비례하는 레벨을 가지는 노드 전압(VA)을 출력한다.
출력부(14)는 상기 노드 전압(VA)에 응답하여 전압 감지 신호(VD)를 출력한다. 즉, 상기 노드 전압(VA)이 소정값 이하일 경우에는 NMOS 트랜지스터(N1)는 오프 되므로 하이 레벨의 전압 감지 신호(VD)를 출력한다. 상기 노드 전압(VA)이 소정값 이상이 되면 NMOS 트랜지스터(N1)는 온 되므로 로우 레벨의 전압 감지 신호(VD)를 출력한다.
신호 발생부(20)는 상기 전압 감지 신호(VD)를 반전 및 소정시간 지연시키고, 소정의 논리 레벨을 가지도록, 즉, 전원전압(Vcc) 레벨 또는 로우 레벨이 되도 록 하여 리셋 신호(VCCH)를 출력한다.
즉, 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로는 외부로부터 인가되는 전원전압(Vcc)이 소정값 이하일 때는 로우 레벨의 리셋 신호(VCCH)를 출력하고, 소정값 이상이 되면 전원전압(Vcc) 레벨, 즉, 하이 레벨의 리셋 신호(VCCH)를 출력한다.
그런데, 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로는 정상 동작 시 전원전압 감지부(10)를 통해서 흐르는 스탠바이(standby) 전류 때문에 불필요한 전력 소비가 발생하는 단점이 있다. 즉, 감지부(12)를 통하여 계속 스탠바이 전류가 흐르고, 또, NMOS 트랜지스터(N1)가 정상 동작 시에는 항상 온 되어 있으므로, 출력부(14)를 통해서도 계속 스탠바이 전류가 흐르게 된다.
또한, 정상 동작 중 파워 딥(power dip)이 생긴 경우, 즉, 일시적으로 전원전압(Vcc)이 약간 감소한 경우에도 상기 리셋 신호(VCCH)가 로우 레벨로 천이될 수 있어서, 반도체 메모리 장치가 오동작을 할 수 있다.
도 2는 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압(Vcc)에 따른 리셋 신호(VCCH)의 변화를 나타낸 그래프이다. 도 2에서 점선은 외부로부터 인가되는 전원전압(Vcc)을, 실선은 리셋 신호(VCCH)를 각각 나타낸다.
도 2를 참고하여 전원전압(Vcc)에 따른 리셋 신호(VCCH)의 변화를 설명하면 다음과 같다.
파워 업 동작 시 전원전압(Vcc)은 서서히 증가한다. 전원전압(Vcc)이 소정값(V1)이 되면(t1 시점) 리셋 신호(VCCH)는 로우 레벨에서 전원전압(Vcc) 레벨, 즉, 하이 레벨로 천이하고, 반도체 메모리 장치는 정상 동작 상태가 된다. 정상 동작 중, 파워 딥(power dip)이 생긴 경우, 즉, 전원전압(Vcc)이 일시적으로 약간 감소하여 상기 소정값(V1)보다 작아진 경우(t2 시점)에 리셋 신호(VCCH)는 전원전압(Vcc) 레벨에서 로우 레벨로 천이하게 되고, 다시 전원전압(Vcc)이 증가하여 소정값(V1)보다 커지게 되면(t3 시점) 리셋 신호(VCCH)는 다시 로우 레벨에서 전원전압(Vcc) 레벨로 천이하게 된다.
그러므로, 도 1에 나타낸 종래의 반도체 메모리 장치의 경우, 정상 동작 중 파워 딥(power dip)이 발생한 경우에는 리셋 신호(VCCH)가 비정상적으로 로우 레벨로 천이하게 되어 반도체 메모리 장치가 오동작을 하게 된다.
도 3은 상술한 문제점들을 해결하기 위한 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 다른 실시예의 블록도를 나타낸 것으로서, 전원전압 감지부(10), 신호 발생부(22), 스위치부(30), 차단부(40), 및 래치부(50)로 구성되어 있다.
도 3에서, 전원전압 감지부(10)의 구성은 도 1에서 설명한 것과 동일하며, 신호 발생부(22)는 두 개의 인버터(IV1, IV2)로, 스위치부(30)는 PMOS 트랜지스터(P1)로, 차단부(40)는 인버터(IV4), 두 개의 PMOS 트랜지스터(P2, P3), 및 두 개의 NMOS 트랜지스터(N2, N3)로, 래치부(30)는 인버터(IV5) 및 NMOS 트랜지스터(N4)로 각각 구성되어 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도 3에 나타낸 블록들 중 전원전압 감지부(10)의 기능은 도 1에서 설명한 것 과 동일하다. 즉, 전원전압(Vcc)을 감지하여 전압 감지 신호(VD)를 출력한다.
스위치부(30)는 상기 리셋 신호(VCCH)가 인가되는 게이트를 가지는 PMOS 트랜지스터(P1)로 구성되어 있으며, 상기 리셋 신호(VCCH)에 응답하여 온, 오프 되어 전원전압 감지부(10)의 동작을 제어한다. 즉, 상기 리셋 신호(VCCH)가 로우 레벨이면 PMOS 트랜지스터(P1)는 온 되고, 따라서, 전원전압 감지부(10)는 동작한다. 전원전압(Vcc)이 증가하여 상기 리셋 신호(VCCH)가 전원전압(Vcc) 레벨, 즉, 하이 레벨이 되면 PMOS 트랜지스터(P1)는 오프 되고, 따라서, 전원전압 감지부(10)내의 NMOS 트랜지스터(N1)도 오프 된다. 결과적으로, 전원전압 감지부(10)는 동작하지 않으며, 또한, 감지부(12) 및 출력부(14)를 통하여 흐르는 스탠바이 전류도 제거할 수 있다.
차단부(40)는 상기 리셋 신호(VCCH)에 응답하여 상기 전원전압 감지부(10)와 래치부(50) 및 신호 발생부(22)를 분리시킨다. 즉, 상기 리셋 신호(VCCH)가 로우 레벨일 때는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)는 모두 온 되고, 따라서, 상기 전원전압 감지부(10)로부터 출력된 전압 감지 신호(VD)는 래치부(50)로 입력된다. 상기 리셋 신호(VCCH)가 전원전압(Vcc) 레벨, 즉, 하이 레벨이 되면 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)는 모두 오프 되어 상기 전압 감지부(10)와 래치부(50)는 분리된다.
래치부(50)는 정상 동작 시 리셋 신호(VCCH)가 다시 로우 레벨로 천이되는 것을 방지한다. 즉, 차단부(40)를 통하여 입력되는 전압 감지 신호(VD) 신호가 하이 레벨이면 인버터(IV5)는 로우 레벨의 래치 신호(VL)를 출력한다. 전원전압(Vcc) 이 증가하여 전압 감지 신호(VD)가 하이 레벨이 되면, 인버터(IV5)는 하이 레벨의 래치 신호(VL)를 출력하고, 따라서 NMOS 트랜지스터(N4)는 온 되어 인버터(IV5)의 입력단를 로우 레벨로 고정시켜 인버터(IV5)의 출력이 로우 레벨로 천이되는 것을 방지한다.
신호 발생부(22)는 상기 래치 신호(VL)를 소정시간 지연시키고, 소정의 논리 레벨을 가지도록 하여 리셋 신호(VCCH)를 출력한다.
즉, 도 2에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로는 파워 업 동작 시, 즉, 리셋 신호(VCCH)가 로우 레벨인 동안에는 파워 업 리셋 회로를 동작시킨다. 전원전압(Vcc)이 증가하여 반도체 메모리 장치가 정상 동작을 하게 되면, 즉 리셋 신호(VCCH)가 전원전압(Vcc) 레벨이 되면 상기 스위치부(30)를 오프 시켜 전원전압 감지부(10)의 동작을 중지시키고, 스탠바이 전류가 흐르지 않도록 한다. 또한, 차단부(40)를 이용하여 전원전압 감지부(10)와 래치부(50) 및 신호 발생부(22)를 분리시키고, 래치부(30)를 두어 정상 동작 중에 리셋 신호(VCCH)가 다시 로우 레벨로 돌아가는 것을 방지하고 있다.
도 4는 도 3에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압(Vcc)에 따른 리셋 신호(VCCH)의 변화를 나타낸 그래프이다.
도 4를 참고하여 전원전압(Vcc)에 따른 리셋 신호(VCCH)의 변화를 설명하면 다음과 같다.
전원전압이 증가하여 소정값(V1) 이상이 되면(t1 시점) 리셋 신호(VCCH)는 로우 레벨에서 전원전압(Vcc) 레벨, 즉 하이 레벨로 천이하게 된다. 리셋 신호(VCCH)가 일단 전원전압(Vcc) 레벨이 되면 래치부(50)에 의해 리셋 신호(VCCH)는 전원전압(Vcc)레벨, 즉, 하이 레벨로 고정되며, 따라서, 파워 딥이 생긴 경우(t2 시점)에도 리셋 신호(VCCH)는 로우 레벨로 천이하지 않으므로 반도체 메모리 장치는 오동작을 하지 않는다.
그러나, 도 2에 나타낸 종래의 반도체 메모리 장치의 경우에는 래치부(50)의 특성상 파워 업 동작 초기에 원하지 않는 정보가 저장될 수 있다. 즉, 파워 업 동작 초기에 래치 신호(VL)가 하이 레벨로 저장될 수 있다. 이 경우에는 리셋 신호(VCCH)가 처음부터 하이 레벨로 출력되며, 따라서, 파워 업 리셋 회로가 파워 업 동작 시에도 동작하지 않으므로 적절한 리셋 신호(VCCH)를 발생시킬 수 없다는 문제점이 있다. 또한, 파워 리셋 시 리셋 신호(VCCH)를 로우 레벨로 만들어주기 위해서는 추가적인 리셋 회로가 필요하다.
본 발명의 목적은 정상 동작 시에는 전압 마진을 증가시킴과 동시에, 스탠바이 전류를 감소키고, 파워 업 동작 시 발생할 수 있는 오동작을 방지할 수 있는 반도체 메모리 장치의 파워 업 리셋 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예는 전원전압에 응답하여 노드 전압을 출력하는 감지부, 및 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하며, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작이 제어되어 전압 감지 신호를 출력하는 출력부를 구비하는 것을 특징으 로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예는 상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 풀업 수단은 상기 풀다운 수단과 연결된 제1 저항, 상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항, 및 상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 풀업 수단의 상기 트랜지스터는 상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 파워 업 리셋 회로는 상기 감지부와 접지전압 사이에 연결되는 제1 저항 조절 수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 제1 저항 조절 수단은 상기 감지부와 상기 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 제1 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 파워 업 리셋 회로는 상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 제2 저항 조절 수단은 상기 신호 발생부와 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제1 실시예의 상기 제2 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예는 전원전압에 응답하여 노드 전압을 출력하는 감지부, 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부, 및 상기 감지부와 접지전압 사이에 연결되고 리셋 신호에 응답하여 상기 노드 전압을 가변하는 제1 저항 조절 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예는 상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 제1 저항 조절 수단은 상기 감지부와 상기 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 제1 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 출력부는 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하여, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작을 제어하는 기능을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 출력부의 상기 풀업 수단은 상기 풀다운 수단과 연결된 제1 저항, 상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항, 및 상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 풀업 수단의 상기 트랜지스터는 상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예는 상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 제2 저항 조절 수단은 상기 신호 발생부와 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제2 실시예의 상기 제2 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예는 전원전압에 응답하여 노드 전압을 출력하는 감지부, 상기 감지부와 접지전압 사이에 연결되고 리셋 신호에 응답하여 상기 노드 전압을 가변하는 제1 저항 조절 수단, 및 상기 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하며, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작이 제어되어 전압 감지 신호를 출력 하는 출력부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예는 상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 제1 저항 조절 수단은 상기 감지부와 상기 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 제1 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 풀업 수단은 상기 풀다운 수단과 연결된 제1 저항, 상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항, 및 상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 풀업 수단의 상기 트랜지스터는 상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예는 상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 제2 저항 조절 수단은 상기 신호 발생부와 접지전압 사이에 연결된 저항, 및 상기 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 제3 실시예의 상기 제2 저항 조절 수단의 상기 트랜지스터는 상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로를 설명하면 다음과 같다.
도 5는 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 실시예의 블록도를 나타낸 것으로서, 전원전압 감지부(10), 및 신호 발생부(20)로 구성되어 있으며, 전원전압 감지부(10)는 감지부(12), 및 출력부(16)로 구성되어 있다. 출력부(16)는 두 개의 저항들(R3, R4) 및 PMOS 트랜지스터(P4)로 구성된 풀업 수단(162) 및 NMOS 트랜지스터(N1)로 구성된 풀다운 수단을 구비하고 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전원전압 감지부(10)는 전원전압(Vcc)에 감지하여 전압 감지 신호(VD)를 출력한다. 감지부(12)는 전원전압(Vcc)을 감지하여 노드 전압(VA)을 출력한다. 즉, 전원전압(Vcc)을 두 개의 저항(R1, R2)을 이용하여 소정값으로 나누어 전원전압(Vcc)에 비례하는 노드 전압(VA)을 출력한다.
출력부(16)는 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단(162), 및 상기 노드 전압(VA)에 응답하여 동작하는 풀다운 수단으로서 NMOS 트랜지스터(N1)를 구비하며, 상기 풀업 수단(162)의 저항값에 따라 상기 풀다운 수단, 즉, NMOS 트랜지스터(N1)의 동작이 제어되어 전압 감지 신호(VD)를 출력한다. 즉, 파워 업 동작 시에는 리셋 신호(VCCH)는 로우 레벨이며, 따라서, 풀업 수단(162)내의 PMOS 트랜지스터(P4)는 온 되어 풀업 수단(162)의 저항값은 하나의 저항(R3)에 의해 정해진다. 정상 동작 시에는 리셋 신호(VCCH)는 하이 레벨이 되며, 따라서, 풀업 수단(162)내의 PMOS 트랜지스터(P4)는 오프 되어 풀업 수단(162)의 저항값은 두 개의 저항(R3, R4)의 합이 된다.
신호 발생부(20)는 상기 전압 감지 신호(VD)를 반전 및 소정시간 지연시키고, 소정의 논리 레벨을 가지도록 하여 상기 리셋 신호(VCCH)를 출력한다.
그러므로, 본 발명의 파워 업 리셋 회로의 경우에는 정상 동작 시에는 풀업 수단(162)의 저항이 파워 업 동작 시보다 증가하게 된다. 결과적으로, 정상 동작 시 출력부(16)를 통하여 흐르는 전류의 크기가 작아지며, 또한, NMOS 트랜지스터(N1)가 다시 오프 되기 위해서는 파워 업 동작 시에 NMOS 트랜지스터(N1)가 온 되었던 전원전압(Vcc)보다 더 작아져야 한다. 즉, 전압 마진 이 커진다.
즉, 도 5에 나타낸 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로는 파워 업 동작 시에는 PMOS 트랜지스터(P4)를 온 시켜 저항의 크기를 작게 하고, 전원전압(Vcc)이 충분히 커져서 리셋 신호(VCCH)가 하이 레벨이 되면 PMOS 트랜지스터(P4)를 오프 시켜 저항의 크기를 크게 한다. 따라서, 정상 동작 시 NMOS 트랜지스터(N1)가 온 되어 있더라도 출력부(16)를 통하여 흐르는 전류의 양은 작아지므로 전력 소비를 감소시킬 수 있다. 또한, 파워 딥(power dip)이 발생한 경우, 즉, 정상 동작 시 전원 전압이 일시적으로 작아지더라도 다시 리셋 신호(VCCH)가 로우 레벨로 천이하기 위해서는 파워 업 동작 시 리셋 신호(VCCH)가 하이 레벨로 천이하기 위한 전압값보다 작아야 하므로, 전압 마진이 증가한다.
도 6은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 다른 실시예의 블록도를 나타낸 것으로서, 전원전압 감지부(10), 신호 발생부(20), 및 두 개의 저항 조절 수단(62, 64)으로 구성되어 있으며, 전원전압 감지부(10)는 감지부(12), 및 출력부(14)로 구성되어 있다. 제1 저항 조절 수단(62)은 저항(R5)과 상기 저항(R5)과 병렬로 연결된 NMOS 트랜지스터(N5)로, 제2 저항 조절 수단(64)은 저항(R6)과 상기 저항(R6)과 병렬로 연결된 NMOS 트랜지스터(N6)로 각각 구성되어 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전원전압 감지부(10) 및 신호 발생부(20)의 기능은 도 1에서 설명한 것과 동일하다.
제1 및 제2 저항 조절 수단(62, 64)은 상기 리셋 신호(VCCH)의 반대 위상을 가지는 반전 리셋 신호(VCCHB)에 응답하여 저항값을 변화시킨다. 즉, 로우 레벨의 반전 리셋 신호(VCCHB)가 인가되면 NMOS 트랜지스터들(N5, N6)은 온 되어 저항들(R5, R6)은 회로에 영향을 미치지 않는다. 그러나, 하이 레벨의 반전 리셋 신호(VCCHB)가 인가되면 NMOS 트랜지스터들(N5, N6)은 오프 되고, 따라서, 회로의 저항값들은 저항들(R5, R6)에 의해 증가하게 된다.
그러므로, 정상 동작 시에는 감지부(12), 및 신호 발생부(20)를 통하여 흐르는 스탠바이 전류를 감소시켜 전력 소비를 감소시킬 수 있다. 또한, 제1 저항 조절 수단(62)에 의해 저항값이 증가하면 전원전압(Vcc)이 같더라도 감지부(12)로부터 출력되는 노드 전압(VA)은 증가한다. 따라서, 정상 동작 시 NMOS 트랜지스터(N1)가 오프 되기 위해서는 전원전압(Vcc)은 파워 업 동작 시 NMOS 트랜지스터(N1)를 온 시킬 때 보다 더 낮아져야 한다. 즉, 전압 마진이 증가한다.
도 7은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 또 다른 실시예를 나타낸 블록도로서, 전원전압 감지부(10), 신호 발생부(20), 및 두 개의 저항 조절 수단(62, 64)으로 구성되어 있다. 도 7에서, 전원전압 감지부(10)는 감지부(10), 및 출력부(16)로 구성되어 있으며, 출력부(16)는 풀업 수단(162) 및 풀다운 수단으로서의 NMOS 트랜지스터(N1)로 각각 구성되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전원전압 감지부(10) 및 전원전압 감지부(10)내의 감지부(12) 및 출력부(16)의 기능은 도 5에서 설명한 것과 동일하다.
신호 발생부(20) 및 두 개의 저항 조절 수단(62, 64)의 기능은 도 6에서 설명한 것과 동일하다.
따라서, 도 7에 나타낸 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로는 정상 동작 시, 즉, 하이 레벨의 리셋 신호(VCCH)가 인가되면 풀업 수단(162), 및 두 개의 저항 조절 수단(62, 64)의 저항이 커지므로, 감지부(12), 출력부(16), 및 신호 발생부(20)를 통하여 흐르는 스탠바이 전류를 감소시킬 수 있다. 또한, 정상 동작 시에는 파워 업 동작 시 보다 풀업 수단(162) 및 제1 저항 조절 수단(62)의 저항이 커지므로, 리셋 신호(VCCH)가 로우 레벨로 천이하는 전원전압(Vcc)의 크기, 즉, NMOS 트랜지스터(N1)가 오프 되기 위한 전원전압(Vcc)의 크기가 작아지므로, 파워 딥이 발생하더라도 리셋 신호(VCCH)를 하이 레벨로 유지시켜 반도체 메모리 장치의 오동작을 방지할 수 있다. 즉, 전압 마진이 증가한다.
도 8은 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로의 전원전압(Vcc)에 대한 리셋 신호(VCCH)의 변화를 나타낸 그래프로서, 점선은 외부로부터 인가되는 전원전압(Vcc)을, 실선은 리셋 신호(VCCH)를 나타낸 것이다.
도 8을 참고하여 전원전압(Vcc)에 따른 리셋 신호(VCCH)의 변화를 설명하면 다음과 같다.
파워 업 동작 시, 전원전압(Vcc)이 증가하여 소정값(V1)보다 커지면(t1 시점) 리셋 신호(VCCH)는 로우 레벨에서 전원전압(Vcc)레벨, 즉, 하이 레벨로 천이하게 되고, 반도체 메모리 장치는 정상 동작 상태가 된다. 정상 동작 상태에서 파워 딥(power dip)이 발생한 경우, 즉, 전원전압(Vcc)이 일시적으로 약간 감소한 경우(t2 시점)에도 전원전압(Vcc)이 상기 소정값(V1)보다 작은 소정값(V2)보다 크다면 리셋 신호(VCCH)는 전원전압(Vcc)레벨로 유지된다. 즉, 논리적으로는 하이 레벨로 유지된다. 결과적으로, 도 2에 나타낸 그래프와 비교해보면, 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로는 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로에 비하여 V1과 V2의 차이에 해당하는 값만큼 전압 마진이 증가한다.
도 9는 도 1에 나타낸 종래의 파워 업 리셋 회로의 스탠바이 전류와 본 발명의 파워 업 리셋 회로의 스탠바이 전류를 비교하여 나타낸 그래프로서, 점선은 종래의 파워 업 리셋 회로의 스탠바이 전류를, 실선은 본 발명의 파워 업 리셋 회로의 스탠바이 전류를 나타낸 것이다.
도 9를 참고하여 종래의 파워 업 리셋 회로의 스탠바이 전류와 본 발명의 파워 업 리셋 회로의 스탠바이 전류를 비교하여 설명하면 다음과 같다.
도 9에 나타낸 바와 같이, 도 1에 나타낸 종래의 파워 업 리셋 회로의 경우, 파워 업 동작 시와 정상 동작 시 회로의 저항이 같으므로, 점선과 같이 스탠바이 전류가 흐르게 된다. 즉, 전원전압이 증가하면 그에 따라 스탠바이 전류도 일정한 비율로 증가한다(T1, T2구간). 전원전압이 소정값으로 유지되면 그에 따라 스탠바이 전류도 일정한 값(I1)으로 흐른다(T3구간). 이후, 전원전압이 감소하면 스탠바이 전류도 일정한 비율로 감소한다.(T4, T5구간)
그러나, 본 발명의 파워 업 리셋 회로의 경우, 정상 동작 시 회로의 저항은 파워 업 동작시보다 커지게 되므로, 실선과 같이 스탠바이 전류가 흐르게 된다. 즉, 전원전압이 증가하여 리셋 신호가 하이 레벨로 천이할 때까지는 종래의 경우와 동일하게 스탠바이 전류도 증가한다(T1구간). 리셋 신호가 하이 레벨이 되면 회로의 저항값이 커지므로 스탠바이 전류가 증가하는 비율도 감소하여 증가한다(T2구간). 전원전압이 소정값으로 유지되면 스탠바이 전류는 I1보다 작은 일정한 값(I2)으로 흐른다(T3구간). 전원전압이 감소하여 리셋 신호가 로우레벨이 될 때까지 스탠바이 전류는 종래의 경우보다 작은 비율로 감소한다(T4구간). 리셋 신호가 로우 레벨이 되면 종래의 경우와 동일하게 감소한다(T5구간).
따라서, 본 발명의 파워 업 리셋 회로는 정상 동작 중에는 종래의 파워 업 리셋 회로에 비하여 I1과 I2의 차이에 해당하는 만큼 스탠바이 전류가 감소되므로 소비 전력을 감소시킬 수 있다.
결과적으로, 도 1에 나타낸 종래의 반도체 메모리 장치의 파워 업 리셋 회로와 비교해 볼 때, 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로는 전압 마진이 커짐으로 인해 전원전압이 일시적으로 약간 감소하는 파워 딥(power dip)이 발생한 경우에도 반도체 메모리 장치가 오동작을 하지 않는다. 또한, 정상 동작 시에는 회로의 저항이 증가함으로 인해 소비전력을 감소시킬 수 있다.
또한, 도 2에 나타낸 종래의 파워 업 리셋 회로와 비교해 볼 때, 본 발명의 반도체 메모리 장치는 래치 회로(30)가 없으므로 파워 업 동작 시 래치 회로에 원하지 않는 값이 저장되어 파워 업 리셋 회로가 오동작을 하는 경우를 방지할 수 있으며, 파워 리셋을 위한 추가 회로도 필요하지 않다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 파워 업 리셋 회로는 정상 동작 시에는 전압 마진을 증가시킴과 동시에, 스탠바이 전류를 감소시킬 수 있고, 파워 업 동작 시 발생할 수 있는 반도체 메모리 장치의 오동작을 방지할 수 있다.

Claims (29)

  1. 전원전압에 응답하여 노드 전압을 출력하는 감지부; 및
    리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하며, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작이 제어되어 전압 감지 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  2. 제1항에 있어서, 상기 파워 업 리셋 회로는
    상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  3. 제2항에 있어서, 상기 풀업 수단은
    상기 풀다운 수단과 연결된 제1 저항;
    상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항; 및
    상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  4. 제3항에 있어서, 상기 트랜지스터는
    상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  5. 제2항에 있어서, 상기 파워 업 리셋 회로는
    상기 감지부와 접지전압 사이에 연결되는 제1 저항 조절 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  6. 제5항에 있어서, 상기 제1 저항 조절 수단은
    상기 감지부와 상기 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  7. 제6항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  8. 제5항에 있어서, 상기 파워 업 리셋 회로는
    상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  9. 제8항에 있어서, 상기 제2 저항 조절 수단은
    상기 신호 발생부와 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고, 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  10. 제9항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  11. 전원전압에 응답하여 노드 전압을 출력하는 감지부;
    상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부; 및
    상기 감지부와 접지전압 사이에 연결되고 리셋 신호에 응답하여 상기 노드 전압을 가변하는 제1 저항 조절 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  12. 제11항에 있어서, 상기 파워 업 리셋 회로는
    상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  13. 제11항에 있어서, 상기 제1 저항 조절 수단은
    상기 감지부와 상기 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  14. 제13항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  15. 제12항에 있어서, 상기 출력부는
    리셋 신호에 응답하여 저항값이 가변되는 풀업 수단; 및
    상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하여,
    상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작을 제어하는 기능을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  16. 제15항에 있어서, 상기 풀업 수단은
    상기 풀다운 수단과 연결된 제1 저항;
    상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항; 및
    상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트 랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  17. 제16항에 있어서, 상기 트랜지스터는
    상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  18. 제15항에 있어서, 상기 파워 업 리셋 회로는
    상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  19. 제18항에 있어서, 상기 제2 저항 조절 수단은
    상기 신호 발생부와 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고, 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  20. 제19항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  21. 전원전압에 응답하여 노드 전압을 출력하는 감지부;
    상기 감지부와 접지전압 사이에 연결되고 리셋 신호에 응답하여 상기 노드 전압을 가변하는 제1 저항 조절 수단; 및
    상기 리셋 신호에 응답하여 저항값이 가변되는 풀업 수단, 및 상기 노드 전압에 응답하여 동작하는 풀다운 수단을 구비하며, 상기 풀업 수단의 저항값에 따라 상기 풀다운 수단의 동작이 제어되어 전압 감지 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  22. 제21항에 있어서, 상기 파워 업 리셋 회로는
    상기 전압 감지 신호를 반전 및 소정시간 지연하여 상기 리셋 신호를 출력하는 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  23. 제21항에 있어서, 상기 제1 저항 조절 수단은
    상기 감지부와 상기 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  24. 제23항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜 지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  25. 제21항에 있어서, 상기 풀업 수단은
    상기 풀다운 수단과 연결된 제1 저항;
    상기 제1 저항과 상기 전원전압 사이에 연결된 제2 저항; 및
    상기 제2 저항과 병렬로 연결되고, 상기 리셋 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  26. 제25항에 있어서, 상기 트랜지스터는
    상기 리셋 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  27. 제22항에 있어서, 상기 파워 업 리셋 회로는
    상기 신호 발생부와 접지전압 사이에 연결된 제2 저항 조절 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  28. 제27항에 있어서, 상기 제2 저항 조절 수단은
    상기 신호 발생부와 접지전압 사이에 연결된 저항; 및
    상기 저항과 병렬로 연결되고, 상기 리셋 신호의 반대 위상의 신호에 응답하여 동작하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
  29. 제28항에 있어서, 상기 트랜지스터는
    상기 리셋 신호의 반대 위상의 신호가 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치의 파워 업 리셋 회로.
KR1020040045688A 2004-06-18 2004-06-18 반도체 메모리 장치의 파워 업 리셋 회로 KR100607180B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040045688A KR100607180B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 파워 업 리셋 회로
US11/117,400 US7295050B2 (en) 2004-06-18 2005-04-29 Power-up reset circuit with reduced power consumption

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040045688A KR100607180B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 파워 업 리셋 회로

Publications (2)

Publication Number Publication Date
KR20050120369A KR20050120369A (ko) 2005-12-22
KR100607180B1 true KR100607180B1 (ko) 2006-08-01

Family

ID=35479984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040045688A KR100607180B1 (ko) 2004-06-18 2004-06-18 반도체 메모리 장치의 파워 업 리셋 회로

Country Status (2)

Country Link
US (1) US7295050B2 (ko)
KR (1) KR100607180B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304514B2 (en) * 2006-04-06 2007-12-04 Atmel Corporation Methods and circuits for sensing on-chip voltage in powerup mode
KR100908550B1 (ko) * 2006-10-31 2009-07-20 주식회사 하이닉스반도체 파워 온 리셋 회로
KR100791075B1 (ko) * 2006-11-15 2008-01-03 삼성전자주식회사 파워 업 리셋 회로 및 이를 구비한 반도체 장치
US8395603B2 (en) * 2007-01-26 2013-03-12 Samsung Display Co., Ltd Electronic device including display device and driving method thereof
KR100854462B1 (ko) * 2007-04-02 2008-08-27 주식회사 하이닉스반도체 초기화 신호 발생 회로
US7589568B2 (en) * 2007-05-04 2009-09-15 Microchip Technology Incorporated Variable power and response time brown-out-reset circuit
KR100865557B1 (ko) * 2007-06-29 2008-10-28 주식회사 하이닉스반도체 파워업 초기화 회로
DE102007048455B4 (de) * 2007-10-10 2011-06-22 Texas Instruments Deutschland GmbH, 85356 Rücksetzen beim Einschalten
KR100940825B1 (ko) * 2007-12-20 2010-02-04 주식회사 하이닉스반도체 반도체 집적회로의 파워-업 회로
KR100937948B1 (ko) * 2008-06-04 2010-01-21 주식회사 하이닉스반도체 파워 업 신호 생성회로와 생성 방법
TWI460435B (zh) * 2009-07-06 2014-11-11 Advanced Risc Mach Ltd 電源供應偵測電路、裝置及方法
US8299825B2 (en) * 2009-10-30 2012-10-30 Apple Inc. Electronic age detection circuit
CN101958148B (zh) * 2010-09-21 2012-10-10 中国科学院上海微系统与信息技术研究所 能消除干扰的相变存储器单元及形成的相变存储器
US8680901B2 (en) * 2012-08-06 2014-03-25 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits
CN102957407B (zh) * 2012-11-22 2015-09-30 江苏格立特电子有限公司 一种复位时间可调的复位电路
US9784779B2 (en) * 2014-02-28 2017-10-10 Infineon Technologies Ag Supply self adjustment for systems and methods having a current interface
CN107342757B (zh) * 2017-07-12 2020-12-04 上海华力微电子有限公司 一种基于改进的带隙基准结构的上电复位电路
US11601123B1 (en) * 2021-11-10 2023-03-07 Nxp B.V. Power-on reset (POR) circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4210829A (en) * 1978-10-02 1980-07-01 National Semiconductor Corporation Power up circuit with high noise immunity
JPS5879333A (ja) * 1981-11-04 1983-05-13 Mitsubishi Electric Corp オ−トクリア回路
US5523709A (en) * 1994-11-30 1996-06-04 Sgs-Thomson Microelectronics, Inc. Power-on reset circuit and method
KR970019050A (ko) 1995-09-22 1997-04-30 김광호 파워 온 리셋 회로
FR2749939B1 (fr) * 1996-06-13 1998-07-31 Sgs Thomson Microelectronics Detecteur de gamme de tension d'alimentation dans un circuit integre
KR100412994B1 (ko) 2002-04-29 2003-12-31 주식회사 하이닉스반도체 반도체장치의 파워-온 리셋회로
JP2003347911A (ja) 2002-05-30 2003-12-05 Renesas Technology Corp 半導体集積回路
US6683481B1 (en) * 2002-06-03 2004-01-27 Xilinx, Inc. Power on reset generator circuit providing hysteresis in a noisy power environment
US7030668B1 (en) * 2003-06-24 2006-04-18 Xilinx, Inc. Voltage detector
US7161396B1 (en) * 2003-08-20 2007-01-09 Xilinx, Inc. CMOS power on reset circuit

Also Published As

Publication number Publication date
US7295050B2 (en) 2007-11-13
US20050280450A1 (en) 2005-12-22
KR20050120369A (ko) 2005-12-22

Similar Documents

Publication Publication Date Title
KR100607180B1 (ko) 반도체 메모리 장치의 파워 업 리셋 회로
US5760624A (en) Power-on reset circuit with hysteresis
US6104221A (en) Power-up detection circuit of a semiconductor device
KR100427034B1 (ko) 반도체 장치의 피워온리셋 회로
JP4711287B2 (ja) 半導体集積回路装置
US20060103437A1 (en) Power-on reset circuit
US20040036514A1 (en) Power-on reset circuits including first and second signal generators and related methods
US7091758B2 (en) Power-on reset circuit, semiconductor integrated circuit device including the same and method for generating a power-on reset signal
KR100798286B1 (ko) 회로 장치
JP3596637B2 (ja) 可調整電流源及びその制御方法
JP3679178B2 (ja) オフセット補償電流源を用いる電圧参照回路
JP4558347B2 (ja) Ｄｌｌ回路
JP4583043B2 (ja) 半導体メモリ
US20050141287A1 (en) Power-up circuit in semiconductor memory device
KR100791075B1 (ko) 파워 업 리셋 회로 및 이를 구비한 반도체 장치
US5610542A (en) Power-up detection circuit
JP3732841B2 (ja) 遅延回路
US5376835A (en) Power-on reset circuit
US7301374B2 (en) Chip for operating in multi power conditions and system having the same
JP2002111466A (ja) 半導体集積回路
US20060091939A1 (en) Power supply circuit of delay locked loop
KR100673146B1 (ko) 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의파워-온 리셋 회로
JP2005228426A (ja) Ｄｌｌ回路
KR100757918B1 (ko) 반도체 메모리 장치의 내부 전압 생성 회로 및 방법
JP4527418B2 (ja) Ｄｌｌ回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee