KR100757918B1 - 반도체 메모리 장치의 내부 전압 생성 회로 및 방법 - Google Patents

반도체 메모리 장치의 내부 전압 생성 회로 및 방법 Download PDF

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본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는 제 1 전압과 제 2 전압의 레벨 차이를 감지하여 그 감지 결과에 따른 감지 신호 및 감지 펄스 신호를 생성하여 출력하는 전압 감지 수단, 상기 감지 펄스 신호에 응답하여 상기 제 1 전압을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 제 1 전압의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단 및 상기 전압 제어 수단으로부터 상기 제 1 전압을 공급 받아 상기 제 2 전압을 생성하는 전압 생성 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 내부 전압 생성, 전위 레벨의 차이

Description

반도체 메모리 장치의 내부 전압 생성 회로 및 방법{Circuit and Method for Generating Internal Voltage in Semiconductor Memory Apparatus}
도 1a 및 1b는 종래의 기술에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 오동작을 설명하기 위한 그래프,
도 2는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 전압 감지 수단의 상세 구성을 나타낸 회로도,
도 4는 도 2에 도시한 전압 제어 수단의 상세 구성을 나타낸 회로도,
도 5는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 방법을 설명하기 위한 흐름도,
도 6은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 동작을 설명하기 위한 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 전압 감지 수단 20 : 전압 제어 수단
30 : 기준 전압 생성 수단 110 : 비교부
120 : 구동부 130 : 펄스 생성부
210 : 제 1 경로 220 : 제 2 경로
본 발명은 반도체 메모리 장치의 내부 전압 생성 회로 및 방법에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 동작 초기시 안정적으로 내부 전압을 생성하는 반도체 메모리 장치의 내부 전압 생성 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부 공급전원(VDD) 및 그라운드 전압(VSS) 등의 전압을 칩의 외부로부터 공급 받아 기준 전압(Vref), 주변 전압(Vperi), 코어 전압(Vcore), 고전위 전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 이를 위해 상기 반도체 메모리 장치는 각각의 전압 생성 회로를 구비하게 된다. 이 때 상기 기준 전압(Vref)은 상기 외부 공급전원(VDD)으로부터 생성되며 상기 코어 전압(Vcore)은 상기 기준 전압(Vref)으로부터 생성된다. 그리고 반도체 메모리 장치 내의 전원 공급을 지시하는 파워 업 신호는 상기 코어 전압(Vcore)에 의해 생성된다. 그러므로 상기 기준 전압(Vcore)이 안정적으로 생성되어야만 상기 파워 업 신호가 인에이블 되어 반도체 메모리 장치의 동작이 정상적으로 수행될 수 있다.
대개 상기 기준 전압(Vref)을 생성하기 위한 기준 전압 생성 회로에 상기 외부 공급전원(VDD)이 공급되어 목표 레벨에 도달하는 속도는 매우 빠르다. 상기 외부 공급전원(VDD)을 공급 받아 생성되는 상기 기준 전압(Vref)은 상기 외부 공급전원(VDD)이 목표 레벨에 도달한 소정 시간 이후 생성되기 시작한다. 이 때 상기 외 부 공급전원(VDD)과 상기 기준 전압(Vref)과의 레벨 차이가 소정 레벨 이상이면 상기 기준 전압(Vref) 레벨이 하강하는 오동작이 발생할 수 있다. 상기 기준 전압(Vref)이 설정된 레벨을 형성하지 못하면 상기 코어 전압(Vcore) 및 상기 파워 업 신호가 정상적으로 발생되지 못하여 상기 반도체 메모리 장치의 동작이 정상적으로 수행되지 않는다. 이하에서는 상기 내부 전압을 상기 기준 전압(Vref)을 예로 들어 설명하기로 한다.
이하, 종래의 기술에 따른 기준 전압 생성 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1a 및 1b는 종래의 기술에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 오동작을 설명하기 위한 그래프이다.
도면을 보면 외부 공급전원(VDD)이 기준 전압 생성 회로의 동작이 시작한지 1us만에 정상 레벨인 1.8V에 도달하여 유지되는 것을 확인할 수 있다. 그러나 기준 전압(Vref)은 상기 기준 전압 생성 회로의 동작 개시 이후 150us 시점에 발생하기 시작한다. 도 1a에서 발생한 오동작은 상기 기준 전압(Vref)이 레벨을 형성하지 못하고 0V로 하강하게 되는 것이다. 그리고 도 1b에서 발생한 오동작은 상기 기준 전압(Vref)의 목표 레벨에 못 미치는 낮은 레벨이 형성되는 것이다.
이와 같은 오동작들로 인해 결국 코어 전압(Vcore) 및 파워 업 신호가 정상적으로 활성화되지 못하게 되는 결과가 초래된다. 이렇게 되면 반도체 메모리 장치의 동작이 제대로 개시되지 못한다. 이러한 오동작의 원인은 상기 외부 공급전원 (VDD)의 전위 레벨과 상기 기준 전압(Vref)의 전위 레벨의 차이로부터 비롯된 것이다. 상기 기준 전압 생성 회로 내에 이러한 전위차가 존재하는 한 상술한 오동작의 가능성은 항상 존재한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 동작 초기시 외부 공급전원(VDD)의 전위 레벨과 내부 전압의 전위 레벨의 차이를 줄임으로써 안정적으로 상기 내부 전압을 생성하는 반도체 메모리 장치의 내부 전압 생성 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는, 제 1 전압과 제 2 전압의 레벨 차이를 감지하여 그 감지 결과에 따른 감지 신호 및 감지 펄스 신호를 생성하여 출력하는 전압 감지 수단; 상기 감지 펄스 신호에 응답하여 상기 제 1 전압을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 제 1 전압의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단; 및 상기 전압 제어 수단으로부터 상기 제 1 전압을 공급 받아 상기 제 2 전압을 생성하는 전압 생성 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로는, 내부 전압이 소정 레벨 이하인 것이 감지되면 인에이블 된 감지 신호를 출력하고 감지 펄스 신호를 발생시키는 전압 감지 수단; 상기 감지 펄스 신호에 응답하여 외부 공급전원(VDD)을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단; 및 상기 전압 제어 수단으로부터 상기 외부 공급전원(VDD)을 공급 받아 상기 내부 전압을 생성하는 전압 생성 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 내부 전압 생성 방법은, 외부 공급전원(VDD)과 내부 전압의 레벨 차이를 감지하여 감지 결과에 따라 감지 신호 및 감지 펄스 신호를 발생시키고, 상기 감지 펄스 신호에 응답하여 상기 외부 공급전원(VDD)을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)의 공급 경로에 지연 시간을 부여한 후 상기 내부 전압을 생성하는 내부 전압 생성 수단에 공급하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 구성을 나타낸 블록도이다.
상기 기준 전압 생성 회로는 외부 공급전원(VDD)과 기준 전압(Vref)의 레벨 차이를 감지하여 그 감지 결과에 따른 감지 신호(det) 및 감지 펄스 신호(dps)를 생성하여 출력하는 전압 감지 수단(10), 상기 감지 펄스 신호(dps)에 응답하여 상기 외부 공급전원(VDD)을 지연시키고, 상기 감지 신호(det)의 인에이블 여부에 따라 상기 외부 공급전원(VDD)의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단(20) 및 상기 전압 제어 수단(20)으로부터 상기 외부 공급전원(VDD)을 공급 받아 상기 기준 전압(Vref)을 생성하는 기준 전압 생성 수단(30)으로 구성된다.
상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 일정 레벨 이하이면 상기 전압 감지 수단(10)은 이를 감지하여 상기 감지 신호(det) 및 상기 감지 펄스 신호(dps)를 디스에이블 시킨다. 그러나 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 일정 레벨 이상이면 상기 감지 신호(det) 및 상기 감지 펄스 신호(dps)는 인에이블 되어 출력된다.
상기 감지 신호(det) 및 상기 감지 펄스 신호(dps)가 디스에이블 되면 상기 전압 제어 수단(20)은 상기 외부 공급전원(VDD)을 정상적으로 상기 기준 전압 생성 수단(30)에 전달한다. 그러나 상기 감지 펄스 신호(dps)가 인에이블 되면 상기 전압 제어 수단(20)은 상기 감지 펄스 신호(dps)가 인에이블 되는 시간 동안 상기 외부 공급전원(VDD)의 상기 기준 전압 생성 수단(30)으로의 공급을 차단한다. 그리고 상기 감지 신호(det)가 인에이블 되면 상기 전압 제어 수단(20)은 상기 외부 공급전원(VDD)의 공급을 소정 시간 지연시켜 느린 속도로 상기 기준 전압 생성 수단(30)에 공급한다.
상기 기준 전압 생성 수단(30)은 상기 외부 공급전원(VDD)을 공급 받아 상기 기준 전압(Vref)을 생성한다. 이 때 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 소정 레벨 이상이면 상기 외부 공급전원(VDD)이 소정 시간 지연되어 보다 느린 속도로 공급되므로 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 전위 레벨의 차이는 그리 크지 않게 된다. 따라서 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref) 간의 전위차가 크지 않으므로 보다 안정적으로 상기 기준 전압(Vref)을 생성하게 된다.
도 3은 도 2에 도시한 전압 감지 수단의 상세 구성을 나타낸 회로도이다.
상기 전압 감지 수단(10)은 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이를 감지하는 비교부(110), 상기 비교부(110)로부터 출력되는 신호를 구동하여 상기 감지 신호(det)를 출력하는 구동부(120) 및 상기 감지 신호(det)가 인에이블 되면 상기 감지 펄스 신호(dps)를 생성하여 출력하는 펄스 생성부(130)로 구성된다.
이 때 상기 비교부(110)는 상기 기준 전압(Vref)의 레벨을 제어하여 노드 1(N1)에 전달하는 제 1 저항(R1), 상기 외부 공급전원(VDD)의 레벨을 제어하여 노드 2(N2)에 전달하는 제 2 저항(R2), 게이트 단과 드레인 단에 상기 노드 1(N1)의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 1 트랜지스터(TR1) 및 게이트 단이 상기 노드 1(N1)과 연결되고 드레인 단이 상기 노드 2(N2)와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터(TR2)로 구성된다.
그리고 상기 구동부(120)는 상기 노드 2(N2)에 인가되는 전압을 입력으로 하는 직렬 연결된 짝수 개의 인버터로 구성된다.
또한 상기 펄스 생성부(130)는 상기 감지 신호(det)를 소정 시간 지연시키는 제 1 지연기(DL1), 상기 제 1 지연기(DL1)로부터 출력되는 신호를 반전시키는 제 1 인버터(IV1), 상기 제 1 인버터(IV1)와 상기 감지 신호(det)를 입력 받는 낸드게이트(NAG) 및 상기 낸드게이트(NAG)의 출력 신호를 반전시켜 상기 감지 펄스 신호(dps)를 출력하는 제 2 인버터(IV2)로 구성된다.
상기 제 1 및 제 2 트랜지스터(TR1, TR2)는 상기 기준 전압(Vref)의 레벨이 일정 레벨 이상일 때 턴 온(turn on) 되는 같은 크기의 트랜지스터이다. 상기 기준 전압(Vref)이 생성되기 시작하여 소정 레벨 이상이 되면 상기 제 1 및 제 2 트랜지스터(TR1, TR2)는 턴 온 되고 상기 노드 2(N2)에 인가되는 전압 레벨은 로우 레벨(Low Level)이 된다. 따라서 상기 감지 신호(det)는 로우 레벨이 되고 상기 감지 펄스 신호(dps)는 생성되지 않는다.
그러나 상기 기준 전압(Vref)이 소정 레벨 이하일 때에는 상기 제 1 및 제 2 트랜지스터(TR1, TR2)가 턴 오프(turn off) 된다. 따라서 상기 노드 2(N2)에는 하이 레벨의 전압이 인가되고 이에 따라 상기 감지 신호(det)는 하이 레벨(High Level)로 인에이블 된다. 상기 감지 신호(det)가 인에이블 됨에 따라 상기 감지 펄스 신호(dps)가 생성된다. 이 때 상기 감지 펄스 신호(dps)의 펄스 폭은 상기 제 1 지연기(DL1)가 상기 감지 신호(det)에 부여하는 지연 시간에 의해 결정된다.
도 4는 도 2에 도시한 전압 제어 수단의 상세 구성을 나타낸 회로도이다.
상기 전압 제어 수단(20)은 상기 감지 펄스 신호(dps)의 인에이블 여부에 따라 상기 외부 공급전원(VDD)을 전달하는 제 3 트랜지스터(TR3), 상기 감지 신호(det)가 디스에이블 되면 상기 제 3 트랜지스터(TR3)에서 출력되는 전압을 출력 노드(Nout)에 공급하는 제 1 경로(210) 및 상기 감지 신호(det)가 인에이블 되면 상기 제 3 트랜지스터(TR3)에서 출력되는 전압을 상기 출력 노드(Nout)에 공급하는 제 2 경로(220)로 구성된다.
상기 제 1 경로(210)는 상기 감지 신호(det)가 디스에이블 되면 상기 제 3 트랜지스터(TR3)에서 출력되는 전압을 상기 출력 노드(Nout)에 전달하는 제 1 패스게이트(PG1)로 구성된다.
그리고 상기 제 2 경로(220)는 상기 제 3 트랜지스터(TR3)에서 출력되는 전압을 소정 시간 지연시키는 지연부(222), 상기 감지 신호(det)가 인에이블 되면 상기 지연부(222)에서 출력되는 전압을 상기 출력 노드(Nout)에 전달하는 제 2 패스게이트(PG2) 및 노드 3(N3)과 연결되며 상기 그라운드 전압(VSS)이 인가되는 제 3 저항(R3)로 구성된다.
상기 지연부(222)는 지연 시간을 인위적으로 제어 가능하도록 직렬 연결된 제 2 ~ 제 4 지연기(DL2 ~ DL4)와 각 지연기의 사이의 지점과 노드 3(N3)을 연결하는 제 1 및 제 2 스위치(SW1, SW2)로 구성된다.
상기 감지 신호(det)와 상기 감지 펄스 신호(dps)가 디스에이블 된 경우에는 상기 외부 공급전원(VDD)이 상기 제 3 트랜지스터(TR3)와 상기 제 1 경로(210)의 상기 제 1 패스게이트(PG1)를 통해 상기 출력 노드(Nout)에 전달된다.
그러나 상기 감지 신호(det)와 상기 감지 펄스 신호(dps)가 인에이블 되면 상기 제 3 트랜지스터(TR3)와 상기 제 1 패스게이트(PG1)는 턴 오프 되고 상기 제 2 패스게이트(PG2)는 턴 온 된다. 이에 따라 상기 제 3 트랜지스터(TR3)로부터 상기 출력 노드(Nout)로의 전류 경로는 상기 제 2 경로(220)가 선택된다. 이 때 상기 제 3 트랜지스터(TR3)가 턴 오프 되었으므로 상기 출력 노드(Nout)에 인가되는 전압은 소정 시간 동안 상기 그라운드 전압(VSS) 레벨까지 하강하게 된다.
이후 상기 감지 펄스 신호(dps)가 디스에이블 되고 상기 감지 신호(det)가 인에이블 되면 상기 제 3 트랜지스터(TR3)를 통해 전달되는 상기 외부 공급전원(VDD)은 상기 제 2 경로(220)를 통해 상기 출력 노드(Nout)에 공급된다. 이 때 상기 외부 공급전원(VDD)은 상기 지연부(222)에서 부여하는 지연 시간에 의해 소정의 지연 시간을 갖는다.
이 때 상기 지연부(222)의 지연 시간은 상기 제 1 및 제 2 스위치(SW1, SW2)를 인위적으로 제어함으로써 조정 가능하다.
상기 제 3 저항(R3)은 상기 노드 3(N3)의 전원 레벨을 낮추거나 유지시키는 기능을 하기 위해 구비된다.
도 5는 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 방법을 설명하기 위한 흐름도이다.
상기 반도체 메모리 장치의 기준 전압 생성 회로의 동작이 시작되면, 상기 기준 전압 생성 회로는 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이를 감지한다(S101). 감지 결과 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 소정 레벨 이상이면(S103), 상기 감지 펄스 신호(dps)와 상기 감지 신호(det)를 인에이블 시킨다(S201, S301). 이 때 상기 감지 펄스 신호(dps)가 인에이블 되면 상기 외부 공급전원(VDD)의 공급을 차단한다(S203). 이후 소정 시간이 경과하면(S205) 상기 외부 공급전원(VDD)의 공급을 재개하고(S207) 소정 시간이 경과되지 않으면(S205) 상기 외부 공급전원(VDD)의 공급을 계속 차단한다(S203).
한편 상기 감지 신호(det)를 인에이블 시킨 이후(S301), 제 1 경로를 선택한 다(S303). 이후 공급 재개된 상기 외부 공급전원(VDD)을 상기 제 1 경로로 전달하여 제 1 지연 시간을 부여한 뒤(S305), 기준 전압 생성 수단에 공급한다(S105).
상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 소정 레벨 이하이면(S103), 상기 감지 신호(det)와 상기 감지 펄스 신호(dps)를 디스에이블 시킨다(S401, S501). 이 때 상기 감지 펄스 신호(dps)가 디스에이블 되면 상기 외부 공급전원(VDD)은 지속적으로 공급한다(S503).
한편 상기 감지 신호(det)를 디스에이블 시킨 이후(S401), 제 2 경로를 선택한다(S403). 이후 상기 외부 공급전원(VDD)을 상기 제 2 경로로 전달하여 제 2 지연 시간을 부여한 뒤(S405), 상기 기준 전압 생성 수단에 공급한다(S105).
도 6은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 동작을 설명하기 위한 그래프이다.
도면을 통해 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 소정 레벨 이상이면 상기 감지 신호(det)와 상기 감지 펄스 신호(dps)가 인에이블 되는 것을 볼 수 있다. 이 때 상기 외부 공급전원(VDD)은 상기 기준 전압 생성 회로 내에서 상기 그라운드 전압(VSS) 레벨까지 떨어지게 된다. 이후 상기 감지 펄스 신호(dps)가 디스에이블 되면 상기 외부 공급전원(VDD)은 다시 상승하게 되는데 이 때 상승하는 속도는 처음에 상승하는 속도에 비해 느려지게 된다. 도시한 슬로프 1 ~ 3(slope 1 ~ 3)은 상기 전압 제어 수단(20) 내의 상기 제 2 경로(220)의 상기 지연부(222)가 부여하는 지연 시간으로부터 형성된다. 즉 상기 제 1 및 제 2 스위치(SW1, SW2)의 연결 상태에 의해 상기 외부 공급전원(VDD)이 몇 개의 지연기를 거치게 되었는지에 따라 상기 슬로프가 결정되는 것이다. 이후 상기 기준 전압(Vref)의 레벨이 상승하여 상기 외부 공급전원(VDD)과의 레벨 차이가 소정 레벨 이하가 되면 상기 감지 신호(det)가 디스에이블 되어 상기 전압 제어 수단(20)은 상기 제 1 경로(210)를 통해 상기 외부 공급전원(VDD)을 상기 기준 전압 생성 수단(30)에 전달한다.
상술한 바와 같이, 본 발명에서는 상기 외부 공급전원(VDD)과 상기 기준 전압(Vref)의 레벨 차이가 클 때에는 상기 외부 공급전원(VDD)의 공급을 늦추어 상기 기준 전압(Vref)이 생성되지 않는 오동작을 방지하고 안정적으로 상기 기준 전압(Vref)을 생성할 수 있게 되었다. 그러나 본 발명이 구현하고자 하는 바는 상기 기준 전압(Vref)을 생성하는 회로에만 한정되지 않는다. 본 발명은 상기 외부 공급전원(VDD)으로부터 내부 전압을 생성하는 모든 내부 전압 생성 회로 중 상기 외부 공급전원(VDD)과 상기 내부 전압과의 레벨 차이로 인한 오동작의 발생 가능성이 존재하는 모든 내부 전압 생성 회로에 적용 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 내부 전압 생성 회로 및 방법은 반도체 메모리 장치의 동작 초기시 외부 공급전원(VDD)의 전위 레벨과 내부 전압의 전위 레벨의 차이를 줄임으로써 안정적으로 상기 내부 전압을 생성하는 효과가 있다.

Claims (24)

  1. 제 1 전압과 제 2 전압의 레벨 차이를 감지하여 그 감지 결과에 따른 감지 신호 및 감지 펄스 신호를 생성하여 출력하는 전압 감지 수단;
    상기 감지 펄스 신호에 응답하여 상기 제 1 전압을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 제 1 전압의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단; 및
    상기 전압 제어 수단으로부터 상기 제 1 전압을 공급 받아 상기 제 2 전압을 생성하는 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  2. 제 1 항에 있어서,
    상기 전압 감지 수단은 상기 제 1 전압과 상기 제 2 전압의 레벨 차이를 감지하는 비교부;
    상기 비교부로부터 출력되는 신호를 구동하여 상기 감지 신호를 출력하는 구동부; 및
    상기 감지 신호가 인에이블 되면 상기 감지 펄스 신호를 생성하여 출력하는 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회 로.
  3. 제 2 항에 있어서,
    상기 비교부는,
    상기 제 2 전압의 레벨을 제어하여 제 1 노드에 전달하는 제 1 저항;
    상기 제 1 전압의 레벨을 제어하여 제 2 노드에 전달하는 제 2 저항;
    게이트 단과 드레인 단에 상기 제 1 노드의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 1 트랜지스터; 및
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  4. 제 3 항에 있어서,
    상기 구동부는 상기 제 2 노드에 인가되는 전압을 입력으로 하는 직렬 연결된 짝수 개의 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  5. 제 2 항에 있어서,
    상기 펄스 생성부는,
    상기 감지 신호를 소정 시간 지연시키는 지연기;
    상기 지연기로부터 출력되는 신호를 반전시키는 인버터; 및
    상기 인버터와 상기 감지 신호를 입력 받는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제 1 항에 있어서,
    상기 전압 제어 수단은,
    상기 감지 펄스 신호의 인에이블 여부에 따라 상기 제 1 전압을 전달하는 트랜지스터;
    상기 감지 신호가 디스에이블 되면 상기 트랜지스터에서 출력되는 전압을 출력 노드에 공급하는 제 1 경로; 및
    상기 감지 신호가 인에이블 되면 상기 트랜지스터에서 출력되는 전압을 상기 출력 노드에 공급하는 제 2 경로;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  7. 제 6 항에 있어서,
    상기 제 1 경로는 상기 감지 신호가 디스에이블 되면 상기 트랜지스터에서 출력되는 전압을 상기 출력 노드에 전달하는 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  8. 제 6 항에 있어서,
    상기 제 2 경로는,
    상기 트랜지스터에서 출력되는 전압을 소정 시간 지연시키는 지연부; 및
    상기 감지 신호가 인에이블 되면 상기 지연부에서 출력되는 전압을 상기 출력 노드에 전달하는 패스게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 지연부는,
    직렬 연결된 복수 개의 지연기; 및
    각 지연기의 사이의 지점과 상기 패스게이트의 입력단을 연결하는 복수 개의 스위치;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  10. 제 1 항에 있어서,
    상기 제 1 전압은 외부 공급전원(VDD)이고 상기 제 2 전압은 내부 전압인 것 을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  11. 내부 전압이 소정 레벨 이하인 것이 감지되면 인에이블 된 감지 신호를 출력하고 감지 펄스 신호를 발생시키는 전압 감지 수단;
    상기 감지 펄스 신호에 응답하여 외부 공급전원(VDD)을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)의 공급 경로를 달리하여 각 경로마다 다른 지연 시간을 부여하는 전압 제어 수단; 및
    상기 전압 제어 수단으로부터 상기 외부 공급전원(VDD)을 공급 받아 상기 내부 전압을 생성하는 전압 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  12. 제 11 항에 있어서,
    상기 전압 감지 수단은 상기 외부 공급전원(VDD)과 상기 내부 전압의 레벨 차이를 감지하는 비교부;
    상기 비교부로부터 출력되는 신호를 구동하여 상기 감지 신호를 출력하는 구동부; 및
    상기 감지 신호가 인에이블 되면 상기 감지 펄스 신호를 생성하여 출력하는 펄스 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회 로.
  13. 제 12 항에 있어서,
    상기 비교부는,
    상기 내부 전압의 레벨을 제어하여 제 1 노드에 전달하는 제 1 저항;
    상기 외부 공급전원(VDD)의 레벨을 제어하여 제 2 노드에 전달하는 제 2 저항;
    게이트 단과 드레인 단에 상기 제 1 노드의 전압이 인가되고 소스 단에 그라운드 전압(VSS)이 인가되는 제 1 트랜지스터; 및
    게이트 단이 상기 제 1 노드와 연결되고 드레인 단이 상기 제 2 노드와 연결되며 소스 단에 상기 그라운드 전압(VSS)이 인가되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  14. 제 13 항에 있어서,
    상기 구동부는 상기 제 2 노드에 인가되는 전압을 입력으로 하는 직렬 연결된 짝수 개의 인버터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 제어 회로.
  15. 제 12 항에 있어서,
    상기 펄스 생성부는,
    상기 감지 신호를 소정 시간 지연시키는 지연기;
    상기 지연기로부터 출력되는 신호를 반전시키는 인버터; 및
    상기 인버터와 상기 감지 신호를 입력 받는 낸드게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  16. 제 11 항에 있어서,
    상기 전압 제어 수단은,
    상기 감지 펄스 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)을 전달하는 트랜지스터;
    상기 감지 신호가 디스에이블 되면 상기 트랜지스터에서 출력되는 전압을 출력 노드에 공급하는 제 1 경로; 및
    상기 감지 신호가 인에이블 되면 상기 트랜지스터에서 출력되는 전압을 상기 출력 노드에 공급하는 제 2 경로;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  17. 제 16 항에 있어서,
    상기 제 1 경로는 상기 감지 신호가 디스에이블 되면 상기 트랜지스터에서 출력되는 전압을 상기 출력 노드에 전달하는 패스게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  18. 제 16 항에 있어서,
    상기 제 2 경로는,
    상기 트랜지스터에서 출력되는 전압을 소정 시간 지연시키는 지연부; 및
    상기 감지 신호가 인에이블 되면 상기 지연부에서 출력되는 전압을 상기 출력 노드에 전달하는 패스게이트;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  19. 제 18 항에 있어서,
    상기 지연부는,
    직렬 연결된 복수 개의 지연기; 및
    각 지연기의 사이의 지점과 상기 패스게이트의 입력단을 연결하는 복수 개의 스위치;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  20. 외부 공급전원(VDD)과 내부 전압의 레벨 차이를 감지하여 감지 결과에 따라 감지 신호 및 감지 펄스 신호를 발생시키고, 상기 감지 펄스 신호에 응답하여 상기 외부 공급전원(VDD)을 지연시키고, 상기 감지 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)의 공급 경로에 지연 시간을 부여한 후 상기 내부 전압을 생성하는 내부 전압 생성 수단에 공급하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.
  21. 제 20 항에 있어서,
    상기 감지 신호 및 상기 감지 펄스 신호는 상기 외부 공급전원(VDD)과 상기 내부 전압의 레벨 차이가 소정값 이상일 때 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.
  22. 제 21 항에 있어서,
    상기 감지 펄스 신호가 인에이블 되면 상기 외부 공급전원(VDD)의 공급 경로로가 차단되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.
  23. 제 21 항에 있어서,
    상기 감지 신호의 인에이블 여부에 따라 상기 외부 공급전원(VDD)이 공급되는 제 1 및 제 2 경로 중 하나의 경로가 선택되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.
  24. 제 23 항에 있어서,
    상기 지연 시간은 상기 제 1 및 제 2 경로에서 각각 다르게 부여되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 방법.
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