KR100239423B1 - 이씨씨 회로 - Google Patents
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Abstract
본 발명은 패키지(Package) 상태에서도 ECC(Error Correction Code)의 턴-온(Turn-on) 또는 턴-오프(Turn-off)가 가능하기 위한 ECC 회로에 관한 것이다.
본 발명의 ECC 회로는 셀 데이타를 센싱하는 센스 앰프 부, 상기 센스 앰프 부 출력 데이타의 에러여부를 판단하는 에러 체크 부, 상기 에러 체크 부의 출력 데이타를 입력 받아 에러 발생시 상기 에러를 수정하는 에러 수정 부와, 어드레스 패드의 전압에 따라 출력 데이타가 결정되어 상기 에러 수정 부의 동작을 제어하는 ECC 제어 부를 포함하여 구성됨을 특징으로 한다.
Description
본 발명은 ECC(Error Correction Code) 회로에 관한 것으로, 특히 ECC의 신뢰성을 향상시키는 ECC 회로에 관한 것이다.
마스크 롬(Mask ROM)은 유저(User) 데이타를 만든 후, 상기 유저 데이타를 읽기 때문에 상기 읽혀진 데이타와 상기 유저 데이타가 맞는지를 체크하고 수정하기 위하여 상기 유저 데이타를 만들 때 상기 읽혀진 데이타와 비교하는 더미(Dummy) 데이타를 추가하여 만든다.
도 1은 일반적인 ECC 회로를 나타낸 블록도이고, 도 2는 종래 기술에 따른 ECC 제어 부를 나타낸 회로도이다.
일반적인 ECC 회로는 도 1에서와 같이, 셀 데이타를 센싱(Sensing)하는 센스 앰프(Sense Amp) 부(1), 상기 센스 앰프 부(1)의 출력 데이타와 더미 데이타를 비교하여 에러여부를 판단하는 에러 체크(Error Check) 부(2), 상기 에러 체크 부(2)의 출력 데이타를 입력 받아 에러 발생시 상기 에러를 수정하는 에러 수정 부(3)와, 상기 에러 수정 부(3)의 동작을 제어하는 ECC 제어 부(4)로 구성된다. 여기서 상기 ECC 제어 부(4)는 실제 셀 데이타의 센싱 속도를 제어하며, 온전한 칩인지 또는 칩에 불량이 발생하였을 때 파일이 로우 인지 하이인지는 판단한다.
상기 ECC 회로의 구성 요소 중 종래 기술에 따른 ECC 제어 부(4)는 도 2에서와 같이, 서로 직렬 연결된 3 개의 인버터로 구성된 제 1 인버터 부(11), 전원 전압(VCC)과 접지 전압(VSS)이 각각 게이트와 소오스에 인가된 NMOS(12), 상기 제 1 인버터 부(11)와 상기 NMOS(12)가 병렬로 연결된 부위(가)와 연결된 ECC 패드(Pad)(13), 상기 제 1 인버터 부(11)의 출력 데이타를 출력하는 제 1 출력 단자(14), 상기 제 1 인버터 부(11)의 출력 데이타를 반전시키는 제 2 인버터(15)와, 상기 제 2 인버터(15)의 출력 데이타를 출력하는 제 2 출력 단자(16)로 구성된다. 여기서 상기 제 1 출력 단자(14)의 출력 데이타가 하이(High)일 때만 ECC 회로가 턴-온(Turn-on)된다.
상기와 같이 구성된 종래 기술에 따른 ECC 제어 부(4)의 동작을 설명하면 다음과 같다.
상기 ECC 제어 부(4)는 상기 ECC 패드(13)에 로우 데이타을 인가하거나 플로팅시키면 상기 제 1 출력 단자(14)는 하이 데이타를 그리고 상기 제 2 출력 단자(16)는 로우(Low) 데이타를 출력하여 ECC 회로를 턴-온시키고, 상기 ECC 패드(13)에 하이 데이타를 인가하면 상기 제 1 출력 단자(14)는 로우 데이타를 그리고 상기 제 2 출력 단자(16)는 하이 데이타를 출력하므로 ECC 회로를 턴-오프(Turn-off)시킨다.
그러나 종래 기술에 따른 ECC 회로의 ECC 제어 부는 ECC 패드의 입력 데이타에 따라 출력 데이타가 결정되어 웨이퍼 상태에서는 ECC의 턴-온 또는 턴-오프가 가능하였으나 상기 ECC 패드가 패키지 본딩 패드(Package Bonding Pad)가 아니므로 패키지 상태에서의 ECC의 턴-온 또는 턴-오프가 불가능하다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 패키지 상태에서도 ECC의 턴-온 또는 턴-오프가 가능한 ECC 회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 ECC 회로를 나타낸 블록도
도 2는 종래 기술에 따른 ECC 제어 부를 나타낸 회로도
도 3은 본 발명의 실시예에 따른 ECC 제어 부를 나타낸 회로도
도 4는 본 발명의 실시예에 따른 ECC 제어 부의 제 1 전압 검출 부를 나타낸 회로도
도면의 주요부분에 대한 부호의 설명
31: 제 1 입력 부 32: 제 1 어드레스 패드
33: 제 2 어드레스 패드 34: 어드레스 버퍼
35: 제 1 전압 검출 부 36: 제 2 전압 검출 부
37: 제 1 인버터 38: 레치 부
39: 제 1 출력 부 40: 제 1 PMOS
41: 제 2 PMOS 42: 제 1 NMOS
43: 제 2 NMOS 44: 제 2 인버터
45: 제 3 인버터 46: 제 3 NMOS
47: 제 4 인버터 48: 제 5 인버터 부
49: 제 1 출력 단자 50: 제 6 인버터
51: 제 2 출력 단자 52: 제 2 입력 부
53: 차동 증폭 부 54: 제 2 출력 부
본 발명의 ECC 회로는 셀 데이타를 센싱하는 센스 앰프 부, 상기 센스 앰프 부 출력 데이타의 에러여부를 판단하는 에러 체크 부, 상기 에러 체크 부의 출력 데이타를 입력 받아 에러 발생시 상기 에러를 수정하는 에러 수정 부와, 어드레스 패드의 전압에 따라 출력 데이타가 결정되어 상기 에러 수정 부의 동작을 제어하는 ECC 제어 부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 ECC 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 ECC 제어 부를 나타낸 회로도이고, 도 4는 본 발명의 실시예에 따른 ECC 제어 부의 제 1 전압 검출 부를 나타낸 회로도이다.
본 발명의 실시예에 따른 ECC 회로의 ECC 제어 부(4)는 도 3에서와 같이, 제 1, 제 2 어드레스 패드(32,33)와 두 개의 어드레스 버퍼(34)로 구성된 제 1 입력 부(31), 상기 제 1 입력 부(31)의 출력 데이타에 하이 전압의 여부를 판단하며 상기 제 1, 제 2 어드레스 패드(32,33)에 각각 연결된 제 1, 제 2 전압 검출 부(35,36), 상기 제 1 전압 검출 부(35)의 출력 데이타를 반전시키는 제 1 인버터(37), 상기 제 1 인버터(37)와 상기 제 2 전압 검출 부(36)의 출력 데이타를 입력 받으며 상기 제 1 입력 부(31)의 출력 데이타에 하이 전압이 입력 되지 않았을 때 즉 상기 제 1, 제 2 어드레스 패드(32,33)가 정상적으로 동작할 때 ECC 상태를 유지하기 위한 레치 부(38), 상기 레치 부(38)의 출력 데이타를 입력 받아 외부에 출력 하는 제 1 출력 부(39)로 구성된다. 여기서 상기 제 1, 제 2 어드레스 패드(32,33)와 제 1, 제 2 전압 검출 부(35,36) 사이에 각각 제 1 입력 부(31)의 어드레스 버퍼(34)가 위치한다.
그리고 상기 레치 부(38)는 순차적으로 형성된 제 1, 제 2 PMOS(40,41)와 제 1, 제 2 NMOS(42,43), 상기 제 2 PMOS(41)와 제 1 NMOS(42)의 출력 데이타를 반전시켜 노드(나)에 출력 하는 제 2 인버터(44), 상기 제 2 인버터(44)의 출력 데이타를 반전시켜 다시 상기 제 2 인버터(44)에 출력하는 제 3 인버터(45), 게이트 전극에 전원 전압이 인가되며 상기 제 2 인버터(44)의 출력측에 즉 상기 노드(나)에 연결하여 형성되는 제 3 NMOS(46)와, 상기 제 1 인버터(37)의 출력 데이타를 반전시키는 제 4 인버터(47)로 구성된다. 여기서 상기 제 1 PMOS(40)의 소오스 전극에 전원 전압을, 게이트 전극에 상기 제 1 인버터(37)의 출력 데이타를 연결하고, 상기 제 2 PMOS(41)의 소오스 전극에 상기 제 1 PMOS(40)의 드레인 전극을, 게이트 전극에 상기 제 2 전압 검출 부(36)의 출력 데이타를 연결한다. 그리고 상기 제 1 NMOS(42)의 게이트 전극에 상기 제 2 전압 검출 부(36)의 출력 데이타를, 드레인 전극에 상기 상기 제 2 PMOS(41)의 드레인 전극을 연결하고, 상기 제 2 NMOS(43)의 드레인 전극에 상기 제 1 NMOS(42)의 소오스 전극을, 게이트 전극에 상기 제 4 인버터(47)의 출력 데이타를, 소오스 전극에 접지 전압을 연결한다.
이어 상기 출력 부(39)는 서로 직렬 연결된 3 개의 인버터로 구성된 제 5 인버터 부(48), 상기 제 5 인버터 부(48)의 출력 데이타를 출력하는 제 1 출력 단자(49), 상기 제 5 인버터 부(48)의 출력 데이타를 반전시키는 제 6 인버터(50)와, 상기 제 6 인버터(50)의 출력 데이타를 출력하는 제 2 출력 단자(51)로 구성된다. 여기서 상기 제 1 출력 단자(49)의 출력 데이타가 하이 신호일 때만 ECC 회로가 턴-온된다.
또한 상기 제 1 전압 검출 부(35)는 도 4에서와 같이, 상기 제 1 어드레스 패드의 출력 데이타를 입력 받는 제 2 입력 부(52), 상기 제 2 입력 부(52)의 출력 데이타를 입력 받아 내부의 기준 전압과 비교하는 차동 증폭 부(53)와, 상기 차동 증폭 부(53)의 출력 데이타를 상기 레치 부(38)로 출력 하는 제 2 출력 부(54)로 구성된다. 여기서 상기 제 2 입력 부(52)는 직렬 연결이며 소오스 전극과 게이트 전극이 연결된 세 개의 제 4 NMOS와 상기 세 개의 제 4 NMOS와 노드(a)에서 연결되며 게이트 전극에 전원 전압이 인가된 제 5 NMOS로 구성되고, 상기 제 2 출력 부(54)는 두 개의 제 7 인버터로 구성된다.
그리고 상기 제 2 전압 검출 부(36)도 상기 제 1 전압 검출 부(35)와 같은 구조를 갖는다.
상기와 같이 구성된 본 발명의 실시예에 따른 ECC 제어 부(4)의 동작을 설명하면 다음과 같다.
상기 제 1, 제 2 어드레스 패드(32,33)에 고전압을 인가하여 상기 제 1, 제 2 전압 검출 부(35,36)의 구성 요소인 상기 차동 증폭 부(53)의 노드(a) 전압이 노드(b) 전압보다 높아지면 상기 차동 증폭 부(53)는 노드(c)에서 하이 신호를 출력하는 것을 이용하여 ECC 회로를 제어한다. 여기서 상기 고전압은 상기 전원 전압보다 3V이상으로 높다.
우선 상기 제 1 어드레스 패드(32)에 고전압을 인가하면, 상기 제 2 어드레스 패드(33)의 상태에 따라 ECC 회로를 제어하는데, 먼저 상기 제 2 어드레스 패드(33)에 고전압이 인가되면 상기 차동 증폭 부(53)의 하이 출력 신호와 상기 제 1 인버터(37)에 의해 반전된 로우 출력 신호를 상기 레치 부(38)에서 입력 받으므로 상기 제 1 PMOS(40)와 제 1, 제 2 NMOS(42.43)는 턴-온되고 상기 제 2 PMOS(41)는 턴-오프되어 하이 신호를 상기 제 1 출력 부(39)에 출력 시킨다. 이어 상기 제 1 출력 부(39)를 구성하는 상기 세 개의 인버터에 의해 상기 제 1 출력 단자(49)는 로우 신호를 출력하므로 ECC 회로는 턴-오프된다.
그 반대로 상기 제 2 어드레스 패드(33)에 고전압이 인가되지 않으면 상기 제 1 출력 단자(49)는 하이 신호를 출력하므로 ECC 회로는 턴-온된다.
다음으로 상기 제 1 어드레스 패드(32)에 고전압이 인가되지 않으면, 상기 제 2 어드레스 패드(33)에 인가된 전압에 관계없이 ECC 회로를 제어하지 못한다.
그리고 ECC 회로의 제어가 끝난 후의 상기 제 1, 제 2 어드레스 패드(32,33)는 다른 어드레스 패드와 같이 정상적인 패드 역할을 한다.
본 발명의 ECC 회로의 ECC 제어 부는 패키지 본딩 패드인 어드레스 패드의 입력 데이타 즉 전압에 따라 출력 데이타가 결정되기 때문에 웨이퍼 상태와 패키지 상태에서의 ECC의 턴-온 또는 턴-오프가 가능하므로 ECC 회로의 신뢰성을 향상시키는 효과가 있다.
Claims (8)
- 셀 데이타를 센싱하는 센스 앰프 부;상기 센스 앰프 부 출력 데이타의 에러여부를 판단하는 에러 체크 부;상기 에러 체크 부의 출력 데이타를 입력 받아 에러 발생시 상기 에러를 수정하는 에러 수정 부;어드레스 패드의 전압에 따라 출력 데이타가 결정되어 상기 에러 수정 부의 동작을 제어하는 ECC 제어 부를 포함하여 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 1 항에 있어서,상기 ECC 제어 부는 제 1, 제 2 어드레스 패드, 상기 제 1, 제 2 어드레스 패드에 각각 연결되며 하이 전압의 여부를 판단하는 제 1, 제 2 전압 검출 부, 상기 제 1, 제 2 어드레스 패드와 상기 제 1, 제 2 전압 검출 부 사이에 각각 형성된 어드레스 버퍼, 상기 제 1 전압 검출 부를 반전시키는 제 1 인버터, 상기 제 1 인버터와 상기 제 2 전압 검출 부의 출력 데이타를 입력 받으며 ECC 상태를 유지시키는 레치 부와, 상기 레치 부의 출력 데이타를 입력 받아 외부에 출력 하는 제 1 출력 부로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 2 항에 있어서,상기 제 1 전압 검출 부는 상기 제 1 어드레스 패드의 출력 데이타를 입력 받는 입력 부, 상기 입력 부의 출력 데이타를 입력 받아 내부의 기준 전압과 비교하는 차동 증폭 부와, 상기 차동 증폭 부의 출력 데이타를 상기 레치 부로 출력 하는 출력 부로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 3 항에 있어서,상기 입력 부는 직렬 연결이며 소오스 전극과 게이트 전극이 연결된 세 개의 NMOS와 상기 세 개의 NMOS와 연결되며 게이트 전극에 전원 전압이 인가된 하나의 NMOS로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 3 항에 있어서,상기 출력 부는 두 개의 인버터로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 2 항에 있어서,상기 제 2 전압 검출 부는 상기 제 1 전압 검출 부와 같은 구조로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 2 항에 있어서,상기 레치 부는 순차적으로 형성된 제 1, 제 2 PMOS와 제 1, 제 2 NMOS, 상기 제 2 PMOS와 제 1 NMOS의 출력 데이타를 반전시켜 출력 하는 제 2 인버터, 상기 제 2 인버터의 출력 데이타를 반전시켜 다시 상기 제 2 인버터에 출력하는 제 3 인버터, 게이트 전극에 전원 전압을 인가하며 상기 제 2 인버터의 출력측에 연결하여 형성되는 제 3 NMOS와, 상기 제 1 인버터의 출력 데이타를 반전시키는 제 4 인버터로 구성됨을 특징으로 하는 ECC 회로.
- 상기 제 2 항에 있어서,상기 출력 부는 서로 직렬 연결된 3 개의 인버터로 구성된 제 5 인버터 부, 상기 제 5 인버터 부의 출력 데이타를 출력하는 제 1 출력 단자, 상기 제 5 인버터 부의 출력 데이타를 반전시키는 제 6 인버터와, 상기 제 6 인버터의 출력 데이타를 출력하는 제 2 출력 단자로 구성됨을 특징으로 하는 ECC 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970041133A KR100239423B1 (ko) | 1997-08-26 | 1997-08-26 | 이씨씨 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970041133A KR100239423B1 (ko) | 1997-08-26 | 1997-08-26 | 이씨씨 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990018042A KR19990018042A (ko) | 1999-03-15 |
| KR100239423B1 true KR100239423B1 (ko) | 2000-01-15 |
Family
ID=19518671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970041133A KR100239423B1 (ko) | 1997-08-26 | 1997-08-26 | 이씨씨 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100239423B1 (ko) |
-
1997
- 1997-08-26 KR KR1019970041133A patent/KR100239423B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990018042A (ko) | 1999-03-15 |
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