JP3181306B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】この発明はメモリセルを有し、こ
のメモリセルに対してデータのプログラムを行う際に外
部から高電圧が印加されるＥＰＲＯＭもしくはＥＰＲＯ
Ｍを内蔵したＭＯＳ型の半導体集積回路に関する。
のメモリセルに対してデータのプログラムを行う際に外
部から高電圧が印加されるＥＰＲＯＭもしくはＥＰＲＯ
Ｍを内蔵したＭＯＳ型の半導体集積回路に関する。
【０００２】
【従来の技術】ＥＰＲＯＭもしくはＥＰＲＯＭを内蔵し
たＭＯＳ型の半導体集積回路では、各メモリセルに対し
てデータのプログラムを行う際に、集積回路の外部から
プログラム用の高電圧を供給する必要がある。そして、
このような集積回路では、プログラム用の高電圧を検出
して制御信号を発生し、この制御信号をデータ・プログ
ラムの際の種々の制御に用いている。また、上記高電圧
の検出のためには高電圧検出回路が用いられる。図３は
上記のような高電圧検出回路が設けられた従来の半導体
集積回路の回路図である。
たＭＯＳ型の半導体集積回路では、各メモリセルに対し
てデータのプログラムを行う際に、集積回路の外部から
プログラム用の高電圧を供給する必要がある。そして、
このような集積回路では、プログラム用の高電圧を検出
して制御信号を発生し、この制御信号をデータ・プログ
ラムの際の種々の制御に用いている。また、上記高電圧
の検出のためには高電圧検出回路が用いられる。図３は
上記のような高電圧検出回路が設けられた従来の半導体
集積回路の回路図である。
【０００３】図において、31は集積回路外部との間で信
号の授受を行うための外部端子（パッド）である。この
外部端子31には入力回路32の入力端が接続されている。
また、上記外部端子31と０Ｖの接地電圧ＶＳＳの印加点
との間には、信号出力用のＮチャネルのＭＯＳＦＥＴ33
のソース・ドレイン間が挿入されている。このＭＯＳＦ
ＥＴ33のゲートには信号Ａが供給される。また、上記外
部端子31とＶＳＳとの間には、２個のＰチャネルのＭＯ
ＳＦＥＴ34，35及び１個のＮチャネルのＭＯＳＦＥＴ36
のソース・ドレイン間が直列に挿入されている。そし
て、上記一方のＰチャネルのＭＯＳＦＥＴ34のゲートは
そのドレインに接続され、他方のＰチャネルのＭＯＳＦ
ＥＴ35のゲート及びＮチャネルのＭＯＳＦＥＴ36の各ゲ
ートは通常の電源電圧の印加点、例えば５Ｖの電源電圧
ＶＤＤの印加点に共通に接続されている。また、上記両
ＭＯＳＦＥＴ35，36のドレイン共通非接続点にはインバ
ータ37の入力端が接続され、さらにこのインバータ37の
出力端にはもう１個のインバータ38の入力端が接続され
ている。
号の授受を行うための外部端子（パッド）である。この
外部端子31には入力回路32の入力端が接続されている。
また、上記外部端子31と０Ｖの接地電圧ＶＳＳの印加点
との間には、信号出力用のＮチャネルのＭＯＳＦＥＴ33
のソース・ドレイン間が挿入されている。このＭＯＳＦ
ＥＴ33のゲートには信号Ａが供給される。また、上記外
部端子31とＶＳＳとの間には、２個のＰチャネルのＭＯ
ＳＦＥＴ34，35及び１個のＮチャネルのＭＯＳＦＥＴ36
のソース・ドレイン間が直列に挿入されている。そし
て、上記一方のＰチャネルのＭＯＳＦＥＴ34のゲートは
そのドレインに接続され、他方のＰチャネルのＭＯＳＦ
ＥＴ35のゲート及びＮチャネルのＭＯＳＦＥＴ36の各ゲ
ートは通常の電源電圧の印加点、例えば５Ｖの電源電圧
ＶＤＤの印加点に共通に接続されている。また、上記両
ＭＯＳＦＥＴ35，36のドレイン共通非接続点にはインバ
ータ37の入力端が接続され、さらにこのインバータ37の
出力端にはもう１個のインバータ38の入力端が接続され
ている。
【０００４】ここで、上記外部端子31は、外部からの信
号を入力回路32に入力し、あるいは集積回路内部の信号
を外部に出力する目的で使用されると共に、この集積回
路に内蔵された図示しないＥＰＲＯＭセルでデータのプ
ログラムを行う際に必要な高電圧を供給する目的に使用
される。このように１個の外部端子を複数の機能で共用
することにより外部端子全体の数を減らし、集積回路の
価格の上昇を抑えるようにしている。次に上記従来回路
の動作を簡単に説明する。
号を入力回路32に入力し、あるいは集積回路内部の信号
を外部に出力する目的で使用されると共に、この集積回
路に内蔵された図示しないＥＰＲＯＭセルでデータのプ
ログラムを行う際に必要な高電圧を供給する目的に使用
される。このように１個の外部端子を複数の機能で共用
することにより外部端子全体の数を減らし、集積回路の
価格の上昇を抑えるようにしている。次に上記従来回路
の動作を簡単に説明する。
【０００５】外部端子31を入力端子として使用する場合
は、ＶＤＤレベルもしくはＶＳＳレベルの論理信号がこ
の外部端子31に供給される。この信号は入力回路32に入
力される。
は、ＶＤＤレベルもしくはＶＳＳレベルの論理信号がこ
の外部端子31に供給される。この信号は入力回路32に入
力される。
【０００６】外部端子31を出力端子として使用する場合
は、ＭＯＳＦＥＴ33のゲートの信号Ａの論理レベルが、
出力すべき信号のレベルに応じて設定される。たとえ
ば、外部端子31から論理“０”レベルの信号を出力する
場合、信号Ａは“１”レベルに設定される。このとき、
上記ＭＯＳＦＥＴ33がオンし、外部端子31は“０”レベ
ルとなる。一方、信号Ａが“０”レベルに設定されたと
きはＭＯＳＦＥＴ33がオフする。このとき、外部端子31
は集積回路の外部に接続された図示しない負荷素子によ
り“１”レベルに設定される。
は、ＭＯＳＦＥＴ33のゲートの信号Ａの論理レベルが、
出力すべき信号のレベルに応じて設定される。たとえ
ば、外部端子31から論理“０”レベルの信号を出力する
場合、信号Ａは“１”レベルに設定される。このとき、
上記ＭＯＳＦＥＴ33がオンし、外部端子31は“０”レベ
ルとなる。一方、信号Ａが“０”レベルに設定されたと
きはＭＯＳＦＥＴ33がオフする。このとき、外部端子31
は集積回路の外部に接続された図示しない負荷素子によ
り“１”レベルに設定される。
【０００７】また、上記外部端子31にＶＤＤよりも高い
プログラム用の高電圧ＶＰＰが供給されたとき、このＶ
ＰＰの値がＶＤＤ＋２Ｖthp （ただし、Ｖthp はＰチャ
ネルのＭＯＳＦＥＴのしきい値電圧の絶対値）以上であ
れば、ＭＯＳＦＥＴ35がオンする。一方、Ｎチャネルの
ＭＯＳＦＥＴ36はゲートにＶＤＤが印加されており、常
時、オンしているので、インバータ37の入力端子の電位
はＶＰＰとＶＳＳの間の電位となる。そして、この電位
がインバータ37の回路しきい値電圧よりも高ければ、こ
のインバータ37の出力は“０”レベルとなり、インバー
タ38の出力は“１”レベルとなる。すなわち、外部端子
31にＶＤＤよりも十分に高い高電圧ＶＰＰが供給された
ときにのみインバータ38の出力が“１”レベルとなり、
この信号が高電圧の検出信号として集積回路内部の各部
に伝達される。
プログラム用の高電圧ＶＰＰが供給されたとき、このＶ
ＰＰの値がＶＤＤ＋２Ｖthp （ただし、Ｖthp はＰチャ
ネルのＭＯＳＦＥＴのしきい値電圧の絶対値）以上であ
れば、ＭＯＳＦＥＴ35がオンする。一方、Ｎチャネルの
ＭＯＳＦＥＴ36はゲートにＶＤＤが印加されており、常
時、オンしているので、インバータ37の入力端子の電位
はＶＰＰとＶＳＳの間の電位となる。そして、この電位
がインバータ37の回路しきい値電圧よりも高ければ、こ
のインバータ37の出力は“０”レベルとなり、インバー
タ38の出力は“１”レベルとなる。すなわち、外部端子
31にＶＤＤよりも十分に高い高電圧ＶＰＰが供給された
ときにのみインバータ38の出力が“１”レベルとなり、
この信号が高電圧の検出信号として集積回路内部の各部
に伝達される。
【０００８】ところで、上記集積回路では、データをプ
ログラムするとき以外でも、外部端子31にＶＤＤ以上の
電圧が供給される場合がある。例えば、出荷前のテスト
のときには、論理“１”レベルがＶＰＰ以下ではあるが
ＶＤＤ＋２Ｖthp 以上の信号が入力回路32に入力信号と
して供給される。このとき、ＰチャネルのＭＯＳＦＥＴ
34，35がオンし、外部端子31とＶＳＳとの間に貫通電流
が流れるので、外部端子31の信号の電圧が降下し、適切
な電圧信号が入力回路32に供給されなくなり、テストが
正しく行われなくなるという問題がある。
ログラムするとき以外でも、外部端子31にＶＤＤ以上の
電圧が供給される場合がある。例えば、出荷前のテスト
のときには、論理“１”レベルがＶＰＰ以下ではあるが
ＶＤＤ＋２Ｖthp 以上の信号が入力回路32に入力信号と
して供給される。このとき、ＰチャネルのＭＯＳＦＥＴ
34，35がオンし、外部端子31とＶＳＳとの間に貫通電流
が流れるので、外部端子31の信号の電圧が降下し、適切
な電圧信号が入力回路32に供給されなくなり、テストが
正しく行われなくなるという問題がある。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、テ
ストの際に外部端子に供給される通常の電源電圧以上の
信号の電圧降下を生じせしめることなく、しかもデータ
のプログラムの際に供給される高電圧の検出を正しく行
うことができる半導体集積回路を提供することである。
な事情を考慮してなされたものであり、その目的は、テ
ストの際に外部端子に供給される通常の電源電圧以上の
信号の電圧降下を生じせしめることなく、しかもデータ
のプログラムの際に供給される高電圧の検出を正しく行
うことができる半導体集積回路を提供することである。
【００１０】
【課題を解決するための手段】この発明の半導体集積回
路は、集積回路の外部から通常の電圧レベルの信号が供
給されると共にプログラム用の高電圧が供給される外部
端子と、上記外部端子に供給される通常の電圧レベルの
信号が入力される入力回路と、上記外部端子にプログラ
ム用の高電圧が供給される際に論理“１”レベルとなる
制御信号を発生する手段と、上記外部端子にソースが接
続され、ゲートとドレインが接続されたＰチャネルの第
１のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴのドレイ
ンにソースが接続され、ゲートに上記制御信号が印加さ
れるＰチャネルの第２のＭＯＳＦＥＴと、ドレインが上
記第２のＭＯＳＦＥＴのドレインに接続され、ソースが
基準電位の印加点に接続され、ゲートに上記制御信号が
印加されるＮチャネルの第３のＭＯＳＦＥＴと、上記第
２と第３のＭＯＳＦＥＴのドレイン共通接続点の信号及
び上記制御信号が入力され、上記制御信号が論理“１”
レベルのときに上記第２と第３のＭＯＳＦＥＴのドレイ
ン共通接続点の信号を検出する論理回路とを具備したこ
とを特徴とする半導体集積回路。
路は、集積回路の外部から通常の電圧レベルの信号が供
給されると共にプログラム用の高電圧が供給される外部
端子と、上記外部端子に供給される通常の電圧レベルの
信号が入力される入力回路と、上記外部端子にプログラ
ム用の高電圧が供給される際に論理“１”レベルとなる
制御信号を発生する手段と、上記外部端子にソースが接
続され、ゲートとドレインが接続されたＰチャネルの第
１のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴのドレイ
ンにソースが接続され、ゲートに上記制御信号が印加さ
れるＰチャネルの第２のＭＯＳＦＥＴと、ドレインが上
記第２のＭＯＳＦＥＴのドレインに接続され、ソースが
基準電位の印加点に接続され、ゲートに上記制御信号が
印加されるＮチャネルの第３のＭＯＳＦＥＴと、上記第
２と第３のＭＯＳＦＥＴのドレイン共通接続点の信号及
び上記制御信号が入力され、上記制御信号が論理“１”
レベルのときに上記第２と第３のＭＯＳＦＥＴのドレイ
ン共通接続点の信号を検出する論理回路とを具備したこ
とを特徴とする半導体集積回路。
【００１１】
【作用】外部端子にプログラム用の高電圧が供給されな
いときは第３のＭＯＳＦＥＴがオフし、外部端子と基準
電位の印加点との間には貫通電流は発生しない。従っ
て、このとき、外部端子に供給される論理信号は、電圧
レベルが低下せずに入力回路に供給される。一方、外部
端子にプログラム用の高電圧が供給されたときは第３の
ＭＯＳＦＥＴがオンし、また論理回路が動作可能とな
り、外部端子に供給された電圧の検出が論理回路によっ
て行われる。
いときは第３のＭＯＳＦＥＴがオフし、外部端子と基準
電位の印加点との間には貫通電流は発生しない。従っ
て、このとき、外部端子に供給される論理信号は、電圧
レベルが低下せずに入力回路に供給される。一方、外部
端子にプログラム用の高電圧が供給されたときは第３の
ＭＯＳＦＥＴがオンし、また論理回路が動作可能とな
り、外部端子に供給された電圧の検出が論理回路によっ
て行われる。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１３】図１はこの発明に係る半導体集積回路の第
１の実施例の構成を示す回路図である。図１において、
11は集積回路外部との間で信号の授受を行うための外部
端子（パッド）である。この外部端子11には入力回路12
の入力端が接続されている。また、上記外部端子11と０
Ｖの接地電圧ＶＳＳの印加点との間には、信号出力用の
ＮチャネルのＭＯＳＦＥＴ13のソース・ドレイン間が挿
入されている。このＭＯＳＦＥＴ13のゲートには信号Ａ
が供給される。
１の実施例の構成を示す回路図である。図１において、
11は集積回路外部との間で信号の授受を行うための外部
端子（パッド）である。この外部端子11には入力回路12
の入力端が接続されている。また、上記外部端子11と０
Ｖの接地電圧ＶＳＳの印加点との間には、信号出力用の
ＮチャネルのＭＯＳＦＥＴ13のソース・ドレイン間が挿
入されている。このＭＯＳＦＥＴ13のゲートには信号Ａ
が供給される。
【００１４】上記外部端子11と０Ｖの接地電圧との間に
は、２個のＰチャネルのＭＯＳＦＥＴ14，15及び１個の
ＮチャネルのＭＯＳＦＥＴ16の各ソース・ドレイン間が
直列に挿入されている。上記一方のＰチャネルのＭＯＳ
ＦＥＴ14のゲートはそのドレインに接続されている。ま
た、上記他方のＰチャネルのＭＯＳＦＥＴ15のゲート及
びＮチャネルのＭＯＳＦＥＴ16の各ゲートには、例えば
ＣＰＵ17で発生されるモード信号Ｍが供給される。上記
モード信号Ｍは、この集積回路に内蔵されている図示し
ないＥＰＲＯＭセルに対してデータのプログラムが行わ
れるプログラム・モードの際に“１”レベルに設定さ
れ、それ以外のときには“０”レベルに設定される。な
お、ＣＰＵ17で発生される上記モード信号Ｍは、同じ集
積回路内の必要な箇所に供給されている。
は、２個のＰチャネルのＭＯＳＦＥＴ14，15及び１個の
ＮチャネルのＭＯＳＦＥＴ16の各ソース・ドレイン間が
直列に挿入されている。上記一方のＰチャネルのＭＯＳ
ＦＥＴ14のゲートはそのドレインに接続されている。ま
た、上記他方のＰチャネルのＭＯＳＦＥＴ15のゲート及
びＮチャネルのＭＯＳＦＥＴ16の各ゲートには、例えば
ＣＰＵ17で発生されるモード信号Ｍが供給される。上記
モード信号Ｍは、この集積回路に内蔵されている図示し
ないＥＰＲＯＭセルに対してデータのプログラムが行わ
れるプログラム・モードの際に“１”レベルに設定さ
れ、それ以外のときには“０”レベルに設定される。な
お、ＣＰＵ17で発生される上記モード信号Ｍは、同じ集
積回路内の必要な箇所に供給されている。
【００１５】また、上記両ＭＯＳＦＥＴ15，16のドレイ
ン共通非接続点の信号は、２入力のＮＡＮＤゲート18の
一方の入力端に供給されている。上記ＮＡＮＤゲート18
の他方の入力端には上記モード信号Ｍが供給されてい
る。上記ＮＡＮＤゲート18の出力端にはインバータ19の
入力端が接続されている。
ン共通非接続点の信号は、２入力のＮＡＮＤゲート18の
一方の入力端に供給されている。上記ＮＡＮＤゲート18
の他方の入力端には上記モード信号Ｍが供給されてい
る。上記ＮＡＮＤゲート18の出力端にはインバータ19の
入力端が接続されている。
【００１６】ここで、従来と同様に上記外部端子11は、
外部からの信号を入力回路12に入力し、あるいは集積回
路内部の信号を外部に出力する目的で使用されると共
に、この集積回路に内蔵された図示しないＥＰＲＯＭセ
ルでデータのプログラムを行う際に必要な高電圧ＶＰＰ
を供給する目的で使用される。次に上記のような構成で
なる回路の動作を説明する。
外部からの信号を入力回路12に入力し、あるいは集積回
路内部の信号を外部に出力する目的で使用されると共
に、この集積回路に内蔵された図示しないＥＰＲＯＭセ
ルでデータのプログラムを行う際に必要な高電圧ＶＰＰ
を供給する目的で使用される。次に上記のような構成で
なる回路の動作を説明する。
【００１７】まず、外部端子11を入出力端子として使用
する場合は、ＶＤＤレベルもしくはＶＳＳレベルの論理
信号がこの外部端子11に供給されるか、もしくはＭＯＳ
ＦＥＴ13のゲートの信号Ａの論理レベルが出力すべき信
号のレベルに応じて設定される。このとき、ＣＰＵ17か
ら出力されるモード信号Ｍは“０”レベルとなる。従っ
て、ＮＡＮＤゲート18の出力は上記両ＭＯＳＦＥＴ15，
16の接続点の電圧レベルにかかわらずに“１”レベルと
なり、インバータ19の出力は“０”レベルとなる。
する場合は、ＶＤＤレベルもしくはＶＳＳレベルの論理
信号がこの外部端子11に供給されるか、もしくはＭＯＳ
ＦＥＴ13のゲートの信号Ａの論理レベルが出力すべき信
号のレベルに応じて設定される。このとき、ＣＰＵ17か
ら出力されるモード信号Ｍは“０”レベルとなる。従っ
て、ＮＡＮＤゲート18の出力は上記両ＭＯＳＦＥＴ15，
16の接続点の電圧レベルにかかわらずに“１”レベルと
なり、インバータ19の出力は“０”レベルとなる。
【００１８】一方、上記外部端子11に高電圧ＶＰＰ（た
だし、ＶＰＰ＞ＶＤＤ＋２Ｖthp ）が供給されたとき、
ＣＰＵ17から出力されるモード信号Ｍは“１”レベルと
なる。このとき、ＮＡＮＤゲート18は両ＭＯＳＦＥＴ1
5，16の直列接続点の電圧レベルの検出が可能な状態と
なる。このとき、ＶＰＰ＞ＶＤＤ＋２Ｖthp であるた
め、ＮＡＮＤゲート18は上記両ＭＯＳＦＥＴ15，16の接
続点の電圧レベルが“１”レベルであることを検出し、
その出力は“０”レベルとなり、また、インバータ19の
出力は“１”レベルとなる。このように上記回路では外
部端子11に供給されるデータ・プログラム用の高電圧Ｖ
ＰＰを検出することができる。
だし、ＶＰＰ＞ＶＤＤ＋２Ｖthp ）が供給されたとき、
ＣＰＵ17から出力されるモード信号Ｍは“１”レベルと
なる。このとき、ＮＡＮＤゲート18は両ＭＯＳＦＥＴ1
5，16の直列接続点の電圧レベルの検出が可能な状態と
なる。このとき、ＶＰＰ＞ＶＤＤ＋２Ｖthp であるた
め、ＮＡＮＤゲート18は上記両ＭＯＳＦＥＴ15，16の接
続点の電圧レベルが“１”レベルであることを検出し、
その出力は“０”レベルとなり、また、インバータ19の
出力は“１”レベルとなる。このように上記回路では外
部端子11に供給されるデータ・プログラム用の高電圧Ｖ
ＰＰを検出することができる。
【００１９】さらに、データをプログラムするとき以外
に、上記外部端子11にＶＤＤ以上の電圧が供給された場
合について説明する。このとき、ＣＰＵ17から出力され
るモード信号Ｍは“０”レベルである。従って、外部端
子11を入出力端子として使用する場合と同様にインバー
タ19の出力は“０”レベルとなる。また、Ｎチャネルの
ＭＯＳＦＥＴ16はモード信号Ｍによりオフ状態に設定さ
れるので、外部端子11とＶＳＳとの間には貫通電流は発
生しない。従って、外部端子11に供給されたＶＤＤ以上
の電圧は降下することなく、そのままのレベルで入力回
路12に入力される。従って、出荷前のテストは正しく行
われる。
に、上記外部端子11にＶＤＤ以上の電圧が供給された場
合について説明する。このとき、ＣＰＵ17から出力され
るモード信号Ｍは“０”レベルである。従って、外部端
子11を入出力端子として使用する場合と同様にインバー
タ19の出力は“０”レベルとなる。また、Ｎチャネルの
ＭＯＳＦＥＴ16はモード信号Ｍによりオフ状態に設定さ
れるので、外部端子11とＶＳＳとの間には貫通電流は発
生しない。従って、外部端子11に供給されたＶＤＤ以上
の電圧は降下することなく、そのままのレベルで入力回
路12に入力される。従って、出荷前のテストは正しく行
われる。
【００２０】なお、上記モード信号Ｍは、この種の半導
体集積回路では必ず内部で発生されるものであるから、
この信号を流用すれば新たにモード信号Ｍを発生するた
めの回路を設ける必要はない。また、モード信号ＭがＣ
ＰＵ17以外の回路から出力される場合にはそれを利用す
れば良いことはもちろんである。
体集積回路では必ず内部で発生されるものであるから、
この信号を流用すれば新たにモード信号Ｍを発生するた
めの回路を設ける必要はない。また、モード信号ＭがＣ
ＰＵ17以外の回路から出力される場合にはそれを利用す
れば良いことはもちろんである。
【００２１】図２はこの発明に係る半導体集積回路の第
２の実施例の構成を示す回路図である。この実施例回路
が上記第１の実施例回路と異なる箇所は、前記ＮＡＮＤ
ゲート18及びインバータ19からなる論理回路に替えて、
２個のインバータ20，21とＮＯＲゲート22とからなる論
理回路を設けた点である。すなわち、上記一方のインバ
ータ20は前記モード信号Ｍを受け、他方のインバータ21
は前記ＭＯＳＦＥＴ15，16の直列接続点の信号を受け、
ＮＯＲゲート22は上記両インバータ20，21の出力を受け
る。ここで、２個のインバータ20，21とＮＯＲゲート22
とからなる論理回路により、図１の論理回路と同様の出
力を得ることができる。
２の実施例の構成を示す回路図である。この実施例回路
が上記第１の実施例回路と異なる箇所は、前記ＮＡＮＤ
ゲート18及びインバータ19からなる論理回路に替えて、
２個のインバータ20，21とＮＯＲゲート22とからなる論
理回路を設けた点である。すなわち、上記一方のインバ
ータ20は前記モード信号Ｍを受け、他方のインバータ21
は前記ＭＯＳＦＥＴ15，16の直列接続点の信号を受け、
ＮＯＲゲート22は上記両インバータ20，21の出力を受け
る。ここで、２個のインバータ20，21とＮＯＲゲート22
とからなる論理回路により、図１の論理回路と同様の出
力を得ることができる。
【００２２】
【発明の効果】以上、説明したようにこの発明によれ
ば、テストの際に外部端子に供給される通常の電源電圧
以上の信号の電圧降下を生じせしめることなく、しかも
データのプログラムの際に供給される高電圧の検出を正
しく行うことができる半導体集積回路を提供することが
できる。
ば、テストの際に外部端子に供給される通常の電源電圧
以上の信号の電圧降下を生じせしめることなく、しかも
データのプログラムの際に供給される高電圧の検出を正
しく行うことができる半導体集積回路を提供することが
できる。
【図１】この発明の第１の実施例の回路図。
【図２】この発明の第２の実施例の回路図。
【図３】従来回路の回路図。
11…外部端子、12…入力回路、13…信号出力用のＮチャ
ネルのＭＯＳＦＥＴ、14，15…ＰチャネルのＭＯＳＦＥ
Ｔ、16…ＮチャネルのＭＯＳＦＥＴ、17…ＣＰＵ、18…
ＮＡＮＤゲート、19，20，21…インバータ、22…ＮＯＲ
ゲート。
ネルのＭＯＳＦＥＴ、14，15…ＰチャネルのＭＯＳＦＥ
Ｔ、16…ＮチャネルのＭＯＳＦＥＴ、17…ＣＰＵ、18…
ＮＡＮＤゲート、19，20，21…インバータ、22…ＮＯＲ
ゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 勇治 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 豊田 憲二 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平２−236178（ＪＰ，Ａ) 特開 昭63−229700（ＪＰ，Ａ) 特開 昭58−137178（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 29/00
Claims (1)
- 【請求項１】 集積回路の外部から通常の電圧レベルの
信号が供給されると共にプログラム用の高電圧が供給さ
れる外部端子と、上記外部端子に供給される通常の電圧
レベルの信号が入力される入力回路と、上記外部端子に
プログラム用の高電圧が供給される際に論理“１”レベ
ルとなる制御信号を発生する手段と、上記外部端子にソ
ースが接続され、ゲートとドレインが接続されたＰチャ
ネルの第１のＭＯＳＦＥＴと、上記第１のＭＯＳＦＥＴ
のドレインにソースが接続され、ゲートに上記制御信号
が印加されるＰチャネルの第２のＭＯＳＦＥＴと、ドレ
インが上記第２のＭＯＳＦＥＴのドレインに接続され、
ソースが基準電位の印加点に接続され、ゲートに上記制
御信号が印加されるＮチャネルの第３のＭＯＳＦＥＴ
と、上記第２と第３のＭＯＳＦＥＴのドレイン共通接続
点の信号及び上記制御信号が入力され、上記制御信号が
論理“１”レベルのときに上記第２と第３のＭＯＳＦＥ
Ｔのドレイン共通接続点の信号を検出する論理回路とを
具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8533391A JP3181306B2 (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8533391A JP3181306B2 (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318397A JPH04318397A (ja) | 1992-11-09 |
| JP3181306B2 true JP3181306B2 (ja) | 2001-07-03 |
Family
ID=13855715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8533391A Expired - Fee Related JP3181306B2 (ja) | 1991-04-17 | 1991-04-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181306B2 (ja) |
-
1991
- 1991-04-17 JP JP8533391A patent/JP3181306B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04318397A (ja) | 1992-11-09 |
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